2009년 7월 31일 금요일

Xilinx Virtex-6 FPGA User Guide Lite

 
July 22, 2009 (1:44 PM EDT)
 
Xilinx Virtex-6 FPGA User Guide Lite
 
By Peter Alfke, Xilinx Inc.
 
Editor's Note As with similar "lite" user guides published by Programmable Logic DesignLine previously, this guide is intended to bridge the gap between a datasheet and a full, 1,000+ page user guide.

What is the purpose of this paper?
This paper gives potential users an easy-to-grasp idea of the device functions of Xilinx Virtex-6 FPGAs. It describes the functionality of these devices in far more detail than in the data sheet—but avoids the minute implementation details covered in the various Virtex-6 FPGA user guides.

In traditional product documentation, a data sheet provides concentrated information about the whole family, without describing the capabilities in great detail. On the other hand, user guides give all the details that the designer needs, but — at more than a thousand pages — they may require weeks of work to read and understand all the details.

This paper describes the capabilities (what you can do) in detail but leaves out the implementation details (how to utilize the capabilities). The idea is to give the designer enough information to evaluate the capabilities, without requiring weeks of study. This paper should create significant enthusiasm in many designers, who before did not have the patience or the motivation to study entire user guides.

General

Virtex-6 FPGA Data Sheet: DC and Switching Characteristics

Virtex-6 FPGAs build on the success of the Virtex-5 family. The more advanced 40 nm process makes it technically and economically possible to more than double the logic capacity of the largest family member (760,000 logic cells, 948,000 flip-flops, and 38 Mb of block RAM, compared to 360,000 logic cells, 207,000 flip-flops, and 18 Mb of block RAM in the largest Virtex-5 FPGA).

Advanced processing, innovative architecture and circuit design, and a lower supply voltage reduce static and dynamic power consumption by over 30%, a surprising feat that is highly appreciated by the user.

Higher performance is also the combined result of better processing, architecture, and tools. Advanced 40 nm processing offers transistors with three different oxide thicknesses and multiple threshold voltages as well as low-K dielectric between interconnect lines. Architectural improvements center around enhanced LUTs, with more flip-flops and better routing, better clock generation, low-skew clock distribution, faster I/O, and significantly faster 6.5 Gb/s transceivers. Many dedicated system-level blocks offer ASIC-like performance, size, and low power, while they are tightly integrated in a versatile FPGA structure. Finally, improved tools offer much faster synthesis, and place and route of the user's design.

CLBs, Slices, and LUTs

Virtex-6 FPGA Configurable Logic Block User Guide

The look-up tables (LUTs) in Virtex-6 FPGAs can be configured as either 6-input LUT (64-bit ROMs) with one output, or as two 5-input LUTs (32-bit ROMs) with separate outputs but common addresses or logic inputs. Each LUT output can optionally be registered in a flip-flop. Four such LUTs and their eight flip-flops as well as multiplexers and arithmetic carry logic form a slice, and two slices form a configurable logic block (CLB). Four flip-flops per slice (one per LUT) can optionally be configured as latches. In that case, the remaining four flip-flops in that slice must remain unused.

Between 25"50% of all slices can also use their LUTs as distributed 64-bit RAM or as 32-bit shift registers (SRL32) or as two SRL16s. Modern synthesis tools take advantage of these highly efficient logic, arithmetic, and memory features. Expert designers can also instantiate them.

Clock Management

Virtex-6 FPGA Clocking Resources User Guide

Each Virtex-6 FPGA has up to nine clock management tiles (CMTs), each consisting of two mixed-mode clock managers (MMCMs), which are PLL based.

Phase-Locked Loop
The MMCM can serve as a frequency synthesizer for a wider range of frequencies and as a jitter filter for incoming clocks. The heart of the MMCM is a voltage-controlled oscillator (VCO) with a frequency from ~400 MHz up to 1600 MHz, spanning more than one octave. There are three sets of programmable frequency dividers (D, M, and O).

The pre-divider D (programmable by configuration) reduces the input frequency and feeds one input of the traditional PLL phase/frequency comparator. The feedback divider (programmable by configuration) acts as a multiplier because it divides the VCO output frequency before feeding the other input of the phase comparator. D and M must be chosen appropriately to keep the VCO within its specified frequency range.

The VCO has eight equally-spaced output phases (0°, 45°, 90°, 135°, 180°, 225°, 270°, and 315°). Each can be selected to drive one of the seven output dividers, O0 to O6 (each programmable by configuration to divide by any integer from 1 to 128).

MMCM Programmable Features
The MMCM has three input-jitter filter options: low bandwidth, high bandwidth, or optimized mode. Low-bandwidth mode has the best jitter attenuation but not the smallest phase offset. High-bandwidth mode has the best phase offset, but not the best jitter attenuation. Optimized mode allows the tools to find the best setting.

The MMCM can have a fractional counter in either the feedback path (acting as a multiplier) or in one output path. Fractional counters allow non-integer increments of 1/8 and can thus increase frequency synthesis capabilities by a factor of 8.

The MMCM can also provide fixed or dynamic phase shift in small increments that depend on the VCO frequency. At 400 MHz the phase-shift timing increment is 44 ps; at 1600 MHz, it is 11.5 ps.

Clock Distribution
Each Virtex-6 FPGA provides five different types of clock lines (BUFG, BUFR, BUFIO, BUFH, and the high-performance clock) to address the different clocking requirements of high fanout, short propagation delay, and extremely low skew.

Global Clock Lines
In each Virtex-6 FPGA, 32 global-clock lines have the highest fanout and can reach every flip-flop clock, clock enable, set/reset, as well as many logic inputs. There are 12 global clock lines within any region. Global clock lines can be driven by global clock buffers, which can also perform glitchless clock multiplexing and the clock enable function. Global clocks are often driven from the CMT, which can completely eliminate the basic clock distribution delay.

Regional Clocks
Regional clocks can drive all clock destinations in their region as well as the region above and below. A region is defined as any area that is 40 I/O and 40 CLB high and half the chip wide. Virtex-6 FPGAs have between 6 and 18 regions. There are 6 regional clock tracks in every region. Each regional clock buffer can be driven from either of four clock-capable input pins, and its frequency can optionally be divided by any integer from 1 to 8.

I/O Clocks
I/O clocks are especially fast and serve only I/O logic and serializer/deserializer (SerDes) circuits, as described in the I/O Logic section. Virtex-6 devices have a high-performance direct connection from the MMCM to the I/O directly for low-jitter, high-performance interfaces.

Block RAM

Virtex-6 FPGA Memory Resources User Guide

Every Virtex-6 FPGA has between 156 and 1064 dual-port block RAMs, each storing 36 Kbits. Each block RAM has two completely independent ports that share nothing but the stored data.

Synchronous Operation
Each memory access, read and write, is controlled by the clock. All inputs, data, address, clock enables, and write enables are registered. Nothing happens without a clock. The input address is always clocked, retaining data until the next operation. An optional output data pipeline register allows higher clock rates at the cost of an extra cycle of latency. During a write operation, the data output can reflect either the previously stored data, the newly written data, or remain unchanged.

Programmable Data Width

  • Each port can be configured as 32K - 1, 16K - 2, 8K - 4, 4K - 9 (or 8), 2K - 18 (or 16), 1K - 36 (or 32), or 512 x 72 (or 64). The two ports can have different aspect ratios, without any constraints.
  • Each block RAM can be divided into two completely independent 18 Kb block RAMs that can each be configured to any aspect ratio from 16K x 1 to 512 x 36. Everything described previously for the full 36 Kb block RAM also applies to each of the smaller 18 Kb block RAMs.
  • In 18 Kb block RAMs, only simple dual-port mode can provide data width of >36 bits. In this mode, one port is dedicated to read and the other port is dedicated to write operation. In SDP mode one side (read or write) can be variable while the other is fixed to 32/36 or 64/72. There is no read output during write. The dual-port 36 Kb RAM both sides can be of variable width.
  • Two adjacent 36 Kb block RAMs can be configured as one cascaded 64K - 1 dual-port RAM without any additional logic.

    Error Detection and Correction
    Each 64 bit-wide block RAM can generate, store, and utilize eight additional Hamming-code bits, and perform single-bit error correction and double-bit error detection (ECC) during the read process. The ECC logic can also be used when writing to, or reading from external 64/72-wide memories. This works in simple dual-port mode and does not support read-during-write.

    FIFO Controller
    The built-in FIFO controller for single-clock (synchronous) or dual-clock (asynchronous or multirate) operation increments the internal addresses and provides four handshaking flags: full, empty, almost full, and almost empty. The almost full and almost empty flags are freely programmable. Similar to the block RAM, the FIFO width and depth are programmable, but the write and read ports always have identical width. First-word fall-through mode presents the first-written word on the data output even before the first read operation. After the first word has been read, there is no difference between this mode and the standard mode.

    Digital Signal Processing—DSP48E1 Slice

  • Virtex-6 FPGA DSP48E1 Slice User Guide

    DSP applications use many binary multipliers and accumulators, best implemented in dedicated DSP slices. All Virtex-6 FPGAs have many dedicated, full-custom, low-power DSP slices combining high speed with small size, while retaining system design flexibility. Each DSP48E1 slice fundamentally consists of a dedicated 25 - 18 bit two's complement multiplier and a 48-bit accumulator, both capable of operating at 600 MHz. The multiplier can be dynamically bypassed, and two 48-bit inputs can feed a single-instruction-multiple-data (SIMD) arithmetic unit (dual 24-bit add/subtract/accumulate or quad 12-bit add/subtract/accumulate), or a logic unit that can generate any one of 10 different logic functions of the two operands.

    The DSP48E1 includes an additional pre-adder, typically used in symmetrical filters. This new pre-adder improves performance in densely packed designs and reduces the logic slice count by up to 50%.

    The DSP48E1 slice provides extensive pipelining and extension capabilities that enhance speed and efficiency of many applications, even beyond digital signal processing, such as wide dynamic bus shifters, memory address generators, wide bus multiplexers, and memory-mapped I/O register files. The accumulator can also be used as a synchronous up/down counter. The multiplier can perform logic functions (AND, OR) and barrel shifting.

    Input/Output

    Virtex-6 FPGA SelectIO Resources User Guide

    The number of I/O pins varies from 240 to 1200 depending on device and package size. Each I/O pin is configurable and can comply with a large number of standards, using up to 2.5V. The Virtex-6 FPGA SelectIO Resources User Guide describes the I/O compatibilities of the various I/O options. With the exception of supply pins and a few dedicated configuration pins, all other package pins have the same I/O capabilities, constrained only by certain banking rules.

    All I/O pins are organized in banks, with 40 pins per bank. Each bank has one common VCCO output supply-voltage pin, which also powers certain input buffers. Some single-ended input buffers require an externally applied reference voltage (VREF). There are two VREF pins per bank (except configuration bank 0). A single bank can have only one VREF voltage value.

    I/O Electrical Characteristics
    Single-ended outputs use a conventional CMOS push/pull output structure driving High towards VCCO or Low towards ground, and can be put into high-Z state. The system designer can specify the slew rate and the output strength. The input is always active but is usually ignored while the output is active. Each pin can optionally have a weak pull-up or a weak pull-down resistor.

    Any signal pin pair can be configured as differential input pair or output pair. Differential input pin pairs can optionally be terminated with a 100ý- internal resistor. All Virtex-6 devices support differential standards beyond LVDS: HT, RSDS, BLVDS, differential SSTL, and differential HSTL.

    Digitally Controlled Impedance
    Digitally controlled impedance (DCI) can control the output drive impedance (series termination) or can provide parallel termination of input signals to VCCO, or split (Thevenin) termination to VCCO/2. DCI uses two pins per bank as reference pins, but one such pair can also control multiple banks. VRN must be resistively pulled to VCCO, while VRP must be resistively connected to ground. The resistor must be either 1- or 2- the characteristic trace impedance, typically close to 50Ω.

    I/O Logic Input and Output Delay

    This section describes the available logic resources connected to the I/O interfaces. All inputs and outputs can be configured as either combinatorial or registered. Double data rate (DDR) is supported by all inputs and outputs. Any input or output can be individually delayed by up to 32 increments of ≈78 ps each. This is implemented as IODELAY. The number of delay steps can be set by configuration and can also be incremented or decremented while in use.

    For using either IODELAY, the system designer must instantiate the IODELAY control block and clock it with a frequency close to 200 MHz. Each 32-tap total IODELAY is controlled by that frequency, thus unaffected by temperature, supply voltage, and processing variations.

    ISERDES and OSERDES
    Many applications combine high-speed bit-serial I/O with slower parallel operation inside the device. This requires a serializer and deserializer (SerDes) inside the I/O structure. Each input has access to its own deserializer (serial-to-parallel converter) with programmable parallel width of 2, 3, 4, 5, 6, 7, 8, or 10 bits. Each output has access to its own serializer (parallel-to-serial converter) with programmable parallel width of up to 8 bits wide for single data rate (SDR), or up to 10 bits wide for double data rate (DDR).

    System Monitor

    Virtex-6 FPGA System Monitor User Guide

    Every Virtex-6 FPGA contains a System Monitor circuit providing thermal and power supply status information. Sensor outputs are digitized by a 10-bit 200kSPS analog-to-digital converter (ADC). This fully tested and specified ADC can also be used to digitize up to 17 external analog input channels. The System Monitor ADC utilizes an on-chip reference circuit thereby eliminating the need for any external active components. On-chip temperature and power supplies are monitored with a measurement accuracy of ±4°C and ±1% respectively.

    By default the System Monitor continuously digitizes the output of all on-chip sensors. The most recent measurement results together with maximum and minimum readings are stored in dedicated registers for access at any time through the DRP or JTAG interfaces. Alarms limits can automatically indicate over temperature events and unacceptable power supply variation. A specified limit (for example: 125°C) can be used to initiate an automatic power down.

    The System Monitor does not require explicit instantiation in a design. Once the appropriate power supply connections are made, measurement data can be accessed at any time, even pre-configuration or during power down, through the JTAG test access port (TAP).

    Low-Power Gigabit Transceiver

    Virtex-6 FPGA GTX Transceivers User Guide

    Ultra-fast serial data transmission between ICs, over the backplane, or over longer distances is becoming increasingly popular and important. It requires specialized dedicated on-chip circuitry and differential I/O capable of coping with the signal integrity issues at these high data rates.

    All but one Virtex-6 device has between 8 to 36 gigabit transceiver circuits. Each GTX transceiver is a combined transmitter and receiver capable of operating at a data rate between 155 Mb/s and 6.5 Gb/s. The transmitter and receiver are independent circuits that use separate PLLs to multiply the reference frequency input by certain programmable numbers between 2 and 25, to become the bit-serial data clock. Each GTX transceiver has a large number of user-definable features and parameters. All of these can be defined during device configuration, and many can also be modified during operation.

    Transmitter
    The transmitter is fundamentally a parallel-to-serial converter with a conversion ratio of 8, 10, 16, 20, 32, or 40. The transmitter output drives the PC board with a single-channel differential current-mode logic (CML) output signal.

    TXOUTCLK is the appropriately divided serial data clock and can be used directly to register the parallel data coming from the internal logic. The incoming parallel data is fed through a small FIFO and can optionally be modified with the 8B/10B, 64B/66B, or the 64B/67B algorithm to guarantee a sufficient number of transitions. The bit-serial output signal drives two package pins with complementary CML signals. This output signal pair has programmable signal swing as well as programmable pre-emphasis to compensate for PC board losses and other interconnect characteristics.

    Receiver
    The receiver is fundamentally a serial-to-parallel converter, changing the incoming bit serial differential signal into a parallel stream of words, each 8, 10, 16, 20, 32, or 40 bits wide. The receiver takes the incoming differential data stream, feeds it through a programmable equalizer (to compensate for PC board and other interconnect characteristics), and uses the FREF input to initiate clock recognition. There is no need for a separate clock line. The data pattern uses non-return-to-zero (NRZ) encoding and optionally guarantees sufficient data transitions by using the selected encoding scheme. Parallel data is then transferred into the FPGA logic using the RXUSRCLK clock. The serial-to-parallel conversion ratio can be 8, 10, 16, 20, 32, or 40.

    Out-of-Band Signaling
    The GTX transceivers provide Out-of-Band (OOB) signaling, often used to send low-speed signals from the transmitter to the receiver, while high-speed serial data transmission is not active, typically when the link is in a power-down state or has not been initialized.

    Integrated Interface Blocks for PCI Express Designs

    The PCI Express standard is a packet-based, point-to-point serial interface standard. The differential signal transmission uses an embedded clock, which eliminates the clock-to-data skew problems of traditional wide parallel buses.

    The PCI Express Base Specification Revision 2.0 is backwards compatible with Revision 1.1 and defines a configurable raw data rate of 2.5 Gb/s, or 5.0 Gb/s per lane in each direction. To scale bandwidth, the specification allows multiple lanes to be joined to form a larger link between PCI Express devices.

    All Virtex-6 LXT and SXT devices include an integrated interface block for PCI Express technology that can be configured as an Endpoint or Root Port, designed to the PCI Express Base Specification Revision 2.0. The Root Port can be used:

  • To build the basis for a compatible Root Complex
  • To allow custom FPGA-FPGA communication via the PCI Express protocol
  • To attach ASSP Endpoint devices such as Fibre-channel HBAs to the FPGA

    This block is highly configurable to system design requirements and can operate 1, 2, 4, or 8 lanes at the 2.5 Gb/s data rate and the 5.0 Gb/s data rate. For high-performance applications, advanced buffering techniques of the block offer a flexible maximum payload size of up to 1024 bytes. The integrated block interfaces to the GTX transceivers for serial connectivity, and to block RAMs for data buffering. Combined, these elements implement the Physical Layer, Data Link Layer, and Transaction Layer of the PCI Express protocol.

    Xilinx provides a light-weight, configurable, ease-of-use LogiCORE wrapper that ties the various building blocks (the integrated block for PCI Express, the GTX transceivers, block RAM, and clocking resources) into an Endpoint or Root Port solution. The system designer has control over many configurable parameters: lane width, maximum payload size, FPGA logic interface speeds, reference clock frequency, and base address register decoding and filtering.

    10/100/1000 Mb/s Ethernet Controller (2500 Mb/s Supported)
    An integrated tri-mode Ethernet MAC (TEMAC) block is easily connected to the FPGA logic, the GTX transceivers, and the SelectIO resources. This TEMAC block saves logic resources and design effort. The Virtex-6 LXT and SXT devices have four TEMAC blocks, implementing the link layer of the OSI protocol stack.

    The CORE Generator software GUI helps to configure flexible interfaces to GTX transceiver or SelectIO technology, to the FPGA logic, and to a microprocessor (when required). The TEMAC is designed to the IEEE Std 802.3-2005 specification. 2500 Mb/s support is also available.

    Configuration

    Virtex-6 FPGA Configuration User Guide

    Virtex-6 FPGAs store their customized configuration in SRAM-type internal latches. The number of configuration bits is between 16 Mb and 160 Mb (2 to 20 MB), depending on device size but independent of the specific user-design implementation, unless compression mode is used. The configuration storage is volatile and must be reloaded whenever the FPGA is powered up. This storage can also be reloaded at any time by pulling the PROGRAM_B pin Low. Several methods and data formats for loading configuration are available, determined by the three mode pins.

    Bit-serial configurations can be either master serial mode where the FPGA generates the configuration clock (CCLK) signal, or slave serial mode where the external configuration data source also clocks the FPGA. For byte- and word-wide configurations, master SelectMAP mode generates the CCLK signal while slave SelectMAP mode receives the CCLK signal for the 8-, 16-, or 32-bit-wide transfer. Alternatively, serial-peripheral interface (SPI) and byte-peripheral interface (BPI) modes are used with industry-standard flash memories and are clocked by the CCLK output of the FPGA. JTAG mode uses boundary-scan protocols to load bit-serial configuration data.

    The bitstream configuration information is generated by the ISE software using a program called BitGen. The configuration process typically executes the following sequence:

  • Detects power-up (power-on reset) or PROGRAM_B when Low.
  • Clears the whole configuration memory.
  • Samples the mode pins to determine the configuration mode: master or slave, bit-serial or parallel, or bus width.
  • Loads the configuration data starting with the bus-width detection pattern followed by a synchronization word, checks for the proper device code, and ends with a cyclic redundancy check (CRC) of the complete bitstream.
  • Start-up executes a user-defined sequence of events: releasing the internal reset (or preset) of flip-flops, optionally waiting for the phase-locked loops (PLLs) to lock and/or the DCI to match, activating the output drivers, and transitions the DONE pin High.

    Dynamic Reconfiguration Port
    The dynamic reconfiguration port (DRP) gives the system designer easy access to configuration bits and status registers for three block types: 32 locations for each clock tile, 128 locations for the System Monitor, and 128 locations for each serial GTX transceiver. The DRP behaves like memory-mapped registers and can access and modify block-specific configuration bits as well as status and control registers.

    Encryption, Readback, and Partial Reconfiguration
    As a special option, the bitstream can be AES-encrypted to prevent unauthorized copying of the design. The Virtex-6 FPGA performs the decryption using the internally stored 256-bit key that can use battery backup or alternative non-volatile storage. Most configuration data can be read back without affecting the system's operation. Typically, configuration is an all-or-nothing operation, but the Virtex-6 FPGA also supports partial reconfiguration. When applicable in certain designs, partial reconfiguration can greatly improve the versatility of the FPGA. It is even possible to reconfigure a portion of the FPGA while the rest of the logic remains active i.e., active partial reconfiguration.

    About the author

     
    Peter Alfke joined Xilinx in 1988 as director of applications engineering. He currently serves as Distinguished Engineer in the Advanced Products Group.

    Peter graduated in electronic engineering from the Technical University in Hannover, Germany in 1957. He went on to work in telecom and computer design with LM Ericsson and Litton Industries before moving to California in 1968. He has spent forty years in Applications Engineering with Fairchild, Zilog, AMD, and now Xilinx. Peter holds more than 30 patents, has authored many application notes, and given worldwide seminars on digital integrated circuits. He is active in the newsgroup comp.arch.fpga.

  • 출처: http://www.pldesignline.com/howto/218600159

  • 2009년 7월 30일 목요일

    누워 걷기, 로켓 슈즈 실험... 재미있는 ‘옛날’ 우주 비행사 사진들

    팝뉴스 07-30 09:11

    누워 걷기, 로켓 슈즈 실험... 재미있는 ‘옛날’ 우주 비행사 사진들

    미국 항공우주국이 공개해 눈길을 끄는 옛날 우주인들의 사진이다. 재미있지만 본인들은 적잖게 힘들었을 을 것 같다.

    위쪽 사진은 1965년 촬영된 것으로, 달과 같이 중력이 줄어드는 곳에서 우주인이 겪을 수 있는 신체적 변화를 미리 예측 분석하기 위한 실험 장면이다. 우주인은 압력 조절이 된 우주복 안에서 걷고 뛰고 달렸고 과학자들은 중력 저감의 생리학적 영향을 분석해낼 수 있었다.

    두 번째 사진은 우주복 맞춤 과정을 보여준다. 한 우주인의 몸에 우주복을 맞게 조절하고 있다. 우주복은 재활용되어야 하며 우주인들의 신체 사이즈에 따라 조절되어야 적절한 압력을 유지할 수 있다. 우주복도 대물림되고 ‘수선’ 과정도 거치게 된다.

    세 번째 사진 속 모로 누워있는 우주인은 로켓 신발을 착용한 상태. 우주유영을 할 때 로켓 슈즈가 유용할지 테스트하고 있다. 바퀴 달린 장치 위에 누워 무중력 상태 속의 우주 유영을 흉내내고 있다. 1967년의 사진이다.

    김경훈 기자

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    출처: http://news.hanafos.com/view.asp?ArticleNo=6267422&ClassNo=06

    무너질 듯~ 77층 아슬아슬 불규칙 빌딩 "화제"

    팝뉴스 07-30 09:01

    무너질 듯~ 77층 아슬아슬 불규칙 빌딩 "화제"

    금방이라도 무너질 듯한 모습의 초고층 빌딩이 해외 네티즌들 사이에서 화제다.

    최근 해외 건축 관련 매체 등을 통해 소개되면서, 눈길을 끌고 있는 이 빌딩은 태국 방콕 중심지에 건설될 예정인데, 건물의 공식 명칭은 "마하나콘"이다.

    독일 출신의 유명 건축가 올레 쉬렌이 설계한 "마하나콘"의 외관은 금방이라도 무너질 듯한 모습이며, 멀리서 보면 건물의 중간이 부서진 것 같은 착각을 불러 일으킨다. 테라스와 발코니가 불규칙적으로 튀어나와 있어 마치 부서진 듯한 모습으로 보인다는 것이 언론들의 설명이다.

    77층 규모의 "마하나콘"은 올 가을 착공될 예정이며 건물 내부에는 호텔 및 아파트, 레스토랑 등이 들어설 전망이다.


    유진우 기자

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    출처: http://news.hanafos.com/view.asp?ArticleNo=6267355&ClassNo=06

    2009년 7월 28일 화요일

    FPGA Basics

    새달 1일 시민품에 안기는 광화문광장 미리 가보니

    LED·분수 300개 이용 충무공 해전 묘사

    서울 광화문광장이 1년 2개월여에 걸친 공사를 마치고 다음달 1일 마침내 시민의 품에 안긴다.

    총 길이 550m, 폭 34m 안팎의 광화문 광장(조감도)은 그 규모만으로도 우리나라를 상징하는 명소로 자리잡을 것으로 보인다. 광장 곳곳에 조선시대부터 현재까지 역사의 흐름을 한눈에 볼 수 있는 온갖 상징물들이 숨겨져 있다.

    ●해치·육조거리 토층원형 복원

    먼저 지하철 5호선에서 나와 광화문광장으로 이어지는 지하통로에 조성된 ‘해치마당’에 들어서면 서울의 상징인 해치 조형물이 시민들을 맞는다.

    해치마당에서는 지난해 9월 발굴돼 벽면에 복원·전시된 가로 5m, 세로 6m 크기의 육조거리 토층 원형을 볼 수 있다. 육조거리는 조선 태조 때 한양 도성을 조성하면서 만든 거리로, 조선시대 도로 공법을 한눈에 살펴볼 수 있다.

    해치마당에서 완만한 경사로를 따라 올라가면 그동안 세종로의 상징 역할을 해온 이순신 장군 동상이 위엄을 드러내며 우뚝 서 있다.

    동상 주위에는 최고 18m 높이까지 치솟는 분수 200여개와 물 높이 2m의 바닥분수 100여개가 설치돼 장군이 왜적을 물리쳤던 해전을 ‘스토리텔링’ 기법으로 묘사하며, 364개의 발광다이오드(LED) 조명이 화려하고 다양한 분수를 연출한다.

    동상에서 광장 좌우를 바라보면 양옆 가장자리로 폭 1m, 길이 365m, 수심 2㎝의 ‘역사 물길’이 흐른다.

    동쪽 역사 물길에는 바닥돌에 1392년 조선 건국부터 2008년 현재까지의 역사를 음각으로 새겨 역사의 흐름을 상징적으로 표현했다. 서쪽 물길 바닥은 앞으로 다가올 역사를 담기 위해 빈 칸으로 남겨뒀다.

    이순신 장군 동상 뒤로는 새롭게 탄생한 광화문광장이 북악산을 향해 탁 트여 있다. 동상을 지나 경복궁 쪽으로 약 250m만 올라가면 빈 공간이 하나 나온다.

    세종문화회관 앞에 자리한 이곳이 바로 광화문광장의 중심이다. 이곳에는 세종대왕 동상이 자리잡게 된다. 홍익대 김영원 교수가 작업 중인 동상은 한글날인 오는 10월9일 제막식과 함께 시민들에게 처음 모습을 드러낼 예정이다.

    세종대왕 동상 앞 소형 인공 연못 속에는 해시계·물시계·측우기·혼천의 등이 놓이고, 동상 뒤엔 ‘육진개척’을 보여주는 6개의 열주(줄기둥)가 세워진다.

    또 동상 하부와 엘리베이터로 연결되는 지하보도에는 세종대왕의 생애와 업적을 기리는 ‘세종이야기’라는 전시공간이 들어선다.

    ●10월9일 세종대왕 동상 모습 드러내

    세종문화회관과 KT사옥을 연결하는 옛 지하차도에 들어서는 ‘세종이야기’는 한글 창제와 예술, 과학, 기술 등 세종의 위업과 숨겨진 이야기가 담기며 동상 제막과 함께 개관한다. 시는 다음 달 15일까지 시민들을 대상으로 ‘세종이야기’의 공간 구성 배치, 전시 기법, 콘텐츠 등에 대한 아이디어 공모를 실시한다.

    이렇듯 광화문광장 중심부에는 재위 기간 동안 문무에 걸쳐 위대한 역사를 남긴 세종대왕의 업적들이 ‘정도 600년’을 훌쩍 뛰어넘어 고스란히 살아 숨쉬게 되는 셈이다.

    광화문에 가까워지면 고증을 통해 원래 위치에 복원된 해치상이 나타나고 광화문 바로 앞에는 월대(궁전이나 누각 따위의 앞에 세워 놓은 섬돌)도 볼 수 있다. 광화문광장 준공식은 다음 달 1일 오후 8시에 열린다.

    이은주기자 erin@seoul.co.kr

    2009-07-27  9면

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    출처: http://www.seoul.co.kr/news/newsView.php?id=20090727009018

    2009년 7월 22일 수요일

    오늘 '해와 달의 우주쇼'

    오전 9시30분부터 관측 가능, 전용 안경 없을 땐 CD활용해도

    2009년 07월 21일

    달이 해를 삼키는 한낮의 우주쇼(일식)가 오늘 펼쳐진다. 일식은 서울을 기준으로 오전 9시 34분 남동쪽 하늘에서 처음 시작된다.

    해는 오른쪽 윗부분부터 가려지기 시작해 10시 48분 경 최대 80% 가까이 가려질 전망이다. 이때 해는 지표면에서 60도 기울어진 위치까지 떠오르며 오른쪽 일부분이 움푹 파인 그믐달 모습을 띠게 된다. 그 뒤 해는 원래 모습을 다시 찾기 시작해 낮 12시 5분이 되면 둥근 모습으로 되돌아온다.

    기상청에 따르면 이번 일식은 제주와 부산, 경남을 제외한 전국에서 볼 수 있을 것으로 보인다. 서울은 고층건물이 없는 남산과 한강 고수부지를 비롯해 건물 옥상과 대학 캠퍼스에서 관측이 용이하다.

    상당 부분이 달에 가려지지만 해를 볼 때는 일식 관측용 전용 안경을 껴야 한다. 특히 카메라에 눈을 대고 일식을 촬영하거나 쌍안경으로 바라보는 일은 절대 금물이다. 박석재 한국천문연구원장은 “해의 80%가 가려져도 선글라스를 끼거나 맨눈으로 보는 것은 위험하다”며 각별한 주의를 당부했다.

    일식 전용 안경은 서울 강남구 삼성동 코엑스 앞 광장 등에서 열리는 일식관측행사에서 무료로 배포될 예정이며 이마트에서 따로 구입할 수 있다.

    우리나라에서 관측할 수 있는 다음 일식은 2010년 1월 15일 일어나며 해의 90%가 가려지는 부분일식이다.

    더욱 안전하고 재미있게 일식을 관측하려면 전문기관이나 천문 동아리가 진행하는 전국 각지의 행사장을 방문해도 된다.(표 참조)

    또 ‘2009 세계 천문의 해(astronomy2009.or.kr)’ ‘네이버(naver.com)’ ‘다음(daum.net)’에서 국내에서 일어나는 일식 장면이 생중계될 예정이며, 이중 세계 천문의 해와 다음의 홈페이지에서는 중국에서 관측할 수 있는 개기일식 장면도 중계된다. 개기일식은 달이 해를 완전히 가리는 현상이다.

    21일 기상청에 따르면 22일 오전 9~12시의 전국의 날씨는 △서울 구름 조금 △부산 구름 많음 △대구 맑음 △인천 구름 조금 △광주 구름 조금 △대전 맑음 △울산 구름 조금 △경기 구름 조금 △강원 구름 조금 △충북 구름 조금 △충남 맑음 △전북 구름 조금 △전남 구름 조금 △경북 맑음 △경남 구름 많음 △제주 흐림으로 나타났다.

    전동혁 동아사이언스 기자 jermes@donga.com

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    출처: http://news.dongascience.com/HTML/News/2009/07/21/ 20090721200000022091/200907212000000220910106000000.html

    22일 달이 태양을 삼킨다

    천문硏 “오전 9시 31분부터 부분일식 시작”

    2009년 07월 03일

    달이 태양을 삼키는 우주쇼가 22일 펼쳐진다.

    한국천문연구원은 22일 오전 9시 31분(제주지역 기준)부터 2시간 30분 동안 태양의 80%가 달에 가려지는 부분일식이 일어난다고 2일 밝혔다.

    이번 일식은 국내 모든 지역에서 관측할 수 있으며 제주 서귀포시에서 최대로 일어나 태양의 90%가 가려진다. 하지만 달이 태양을 대부분 가리는 개기일식은 중국 상하이 인근 등 아시아와 남태평양 일부 지역에서만 관측할 수 있다.

    천문연은 서울과 대전을 비롯한 대도시에서 일반 시민을 위한 부분일식 관측 행사를 벌이고 이번 일식의 모든 과정을 국내 포털사이트 네이버를 통해 생중계할 계획이다. 천문연 이서구 대국민사업실장은 “태양이 어두워진다고 해도 맨눈으로 너무 오래 보면 눈이 상할 수 있기 때문에 짙은 색 셀로판지를 여러 장 겹쳐 봐야 한다”며 “특히 특수 필터를 사용하지 않은 망원경으로 태양을 직접 보면 실명할 수도 있다”고 강조했다.

    한반도에서 관측할 수 있는 다음 부분일식은 2010년 1월 15일이며 개기일식은 2035년 9월로, 북한 평양 지역에서 관측이 가능할 것으로 예상된다.

    전동혁 동아사이언스 기자 jermes@donga.com

    <개기일식 정보 보기> http://www.dongascience.com/event/solareclipse.asp
    <시앙스몰 개기일식 관측기> http://www.scimall.co.kr/page.asp?num=193

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    출처: http://news.dongascience.com/HTML/News/2009/07/03/ 20090703100000000213/200907031000000002130106000000.html

    아폴로 11호, 지구에서 달까지

    2009년 07월 21일

    미국항공우주국(NASA)는 20일(현지시간) 달 착륙 40주년을 맞아 아폴로 11호가 지구를 출발해 달에 도착할 때까지 여정을 담은 동영상을 공개했다. 2,3분 분량의 동영상 5편은 아폴로 11호 선내에서 우주인의 생활과 달 도착과정, 미국의 우주비행사 올드린이 달에 발을 내딛는 장면을 담고 있다.


    아폴로 11호에 탑승한 우주인의 모습.


    달에 착륙하는 아폴로 11호.


    달에 발을 딛는 우주인.


    뒤이어 착륙선에서 내리는 우주인.


    착륙선 앞에서 달 표면을 뛰어다니고 있는 우주인.

    전동혁 동아사이언스 기자 jermes@donga.com

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    출처: http://news.dongascience.com/HTML/News/2009/07/21/ 20090721200000022084/200907212000000220840106000000.html

    2009년 7월 15일 수요일

    Emailing: CSR, SiRF와 합병으로 새로운 시대 개척

    RF/무선


    CSR, SiRF와 합병으로 새로운 시대 개척

    게재:2009년07월03일


    CSR은 위치 기반 기술을 제공하는 SiRF사의 합병이 지난 6월 26일 완료되었다고 밝혔다.

    CSR은 SiRF로부터 GPS, A-GPS(Assisted GPS), 데드레커닝(Dead reckoning) 기술 및 위치 기술 기반 플랫폼의 강력한 IP 포트폴리오를 지원받게 되었다.

    CSR은 이번 합병으로 자사의 위치 기반 및 커넥티비티 기술이 규모, 수준, 전략측면에서 보다 혁신적으로 강화되었다고 밝혔다. 또한 개발 팀의 규모는 더욱 확장 되었으며, 강력한 IP 포트폴리오와 폭넓은 선도 기업들을 고객사로 형성하게 되었다.

    이러한 확장된 기술력을 바탕으로 모바일폰, 개인용 내비게이션 디바이스, 차량용 내비게이션, 텔레메틱스 시스템, 랩탑 및 넷북 PC, 모바일 인터넷 디바이스, 디지털 카메라, 게임 디바이스 및 무선 액세서리 및 소비재 전자제품과 같은 다양하고 광범위한 디바이스에 전혀 새로운 위치 기반 기술과 무선 통신 기술의 사용자 경험을 제공할 수 있게 되었다.

    CSR의 욥 반 버든(Joep Van Beurden) CEO는 "뛰어난 무선 통신 및 위치 기반 기술의 결합으로 앞으로 최종 사용자가 누릴 수 있는 잠재적 어플리케이션과 그 이점들은 겨우 시작 단계에 불과하며, 앞으로 사용자들은 두 기업의 업계 최고의 위치 기반 및 무선 통신 기술의 완벽한 결합을 통해 더욱 많은 혜택과 편의를 누리게 될 것이다"라고 강조했다.

    확장된 CSR 그룹은 영국의 캠브리지에 자사의 글로벌 본사를 두게 될 것이며, 산호세(San Jose) 캘리포니아에 위치한 SiRF의 본사는 이제 CSR의 미주 본사로 바뀌게 된다. CSR 그룹은 이번 합병으로 10대 글로벌 팹리스 반도체 회사로 진입하였으며, 전세계 7대 핸드폰 제조업체 중 6개 업체, 5대 개인용 내비게이션 디바이스 제조업체, 2대 오토모티브 텔레매틱스 공급업체 및 기타 글로벌 차량 및 소비재 전자제품 공급업체를 고객사로 두게 되었다.



    본 기사는 에 있는 전자 엔지니어 기사에서 인쇄한 것입니다:
    http://www.eetkorea.com/ART_8800577455_839578_NT_53c0a321.HTM

     
     

    2009년 7월 14일 화요일

    합금 소재로 제작된 로보트태권브이 출시

    이매니저-이메일형 실시간 뉴스서비스

    문병환 기자 | 07/12 20:11 | 조회 52997

    1976년에 탄생한 후 국민적 사랑을 받으며 한국 대표 로봇 캐릭터로 자리 잡은 '로보트태권브이'가 33번째 생일인 7월 24일을 기념하며 국내 최초로 초합금(아연과 철을 합친 금속) 소재로 제작된 '피규어'의 출시를 발표했다. 이로써, 로보트태권브이 피규어 시리즈의 3번째 작품이자, 대한민국 캐릭터 사상 최초의 ‘초합금 피규어’가 탄생하였다.

    (주)로보트태권브이는 ‘로보트태권브이 부활 프로젝트’를 본격적으로 시작한 2007년부터, 매번 새로운 시도로 한국 완구의 새 역사를 써내려가고 있다. 2007년에 탄생한 첫 모델 ‘31주년 기념 40센티 피규어’는 발매 45시간 만에 1976개 전량이 매진되어 업계를 놀라게 했다. 올 초에는 대한민국 최초의 ‘풀액션 피규어’를 선보여 수입 피규어 평균 판매량의 3배가 넘는 7천여 개를 판매하는 성공을 이뤄냈다. 이번에 세번째 모델로 탄생된 ‘초합금 피규어’ 역시 국내 최초로서 관심을 끌고 있다.

    피규어의 ‘초합금’ 버전은 애호가들이 ‘슈퍼로봇 완구의 정점’으로 꼽는 제품이다. 그러나 슈퍼로봇이 대유행했던 1970년대부터 지금까지, 로봇 캐릭터 중에서 최고의 인기를 얻었던 로보트태권브이조차도 국내 시장규모나 기술 등의 복합적인 문제로 인해 단 한번도 합금 소재로 제작되지는 못했다. 때문에, 애니메이션 '로보트태권브이'를 보며 환호했던 소년소녀들은 ‘쇠로 만든 로보트태권브이’를 원했어도 가질 수 없었다. 이번에 선보이게 된 로보트태권브이 초합금 피규어는 ‘국내 최초’라는 가치와 함께 어린 시절부터 꿈꿔왔던, 이제는 어른이 된 팬들의 오랜 꿈이 30여년 만에 드디어 이뤄지게 되었다는 점에서 특별한 의미로 받아들여지고 있다.

    첫 제품 ‘31주년 기념 40센티 피규어’가 태권브이의 위풍당당 풍모로 ‘부활’을 알렸고, 두번째 ‘20센티 액션 피규어’가 태권도를 하는 로보트라는 캐릭터 특성에 맞춰 다양한 ‘액션 구현’의 재미를 선사했다면, 세 번째인 이번 초합금 피규어는 기본 가동성을 갖췄고 특히 ‘전시 가치’에 보다 중점을 두었다.

    우선, 중후한 광택감과 묵직한 중량감으로 초합금 피규어 특유의 매력을 십분 드러내고 있다. 두번째 모델인 20센티 액션 피규어와 비교해 크기가 살짝 커졌고, 새로 개발해 특허출원한 피규어용 관절 ‘Neo-V 3형’을 사용하여 모양과 내구성을 한 단계 더 향상시켰다. 28개 스프링과 22개 나사조인트를 포함 150여개 부품을 사용, 정밀공정으로 제작되었다.

    특히, 제품 수준을 가늠하는 척도인 제품 소재의 ‘합금 비율’은 90%를 넘는다(일본의 경우 ‘초합금 피규어’들은 통상적으로는 40~70%이며, 80% 이상일 경우 ‘명품’으로 인정된다). 복잡한 디자인이 적용되는 머리 부분, 포즈를 바꿔줄 때 자주 교체하는 손 부분을 제외한 모든 부분에 합금 소재를 사용했다. 이는 외국의 어떤 최고급 합금 피규어에도 전혀 뒤지지 않는 높은 수준이란게 회사측 설명이다.

    <저작권자 ⓒ '돈이 보이는 리얼타임 뉴스' 머니투데이>

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    출처: http://emanager.moneytoday.co.kr/em_new/view/mtview.htm?no=2009071214162240082&cp=asiana

    모든 정보통신 기기에 주소 부여

    김효정 기자 hjkim@zdnet.co.kr

    2009.07.13 / AM 09:27

    방통위, 사물통신 네트워크, RFID, USN

    [지디넷코리아]머지않아 휴대폰, PC 등 모든 정보통신기기에 주소가 부여돼 지능화된 사물통신 네트워크 시대가 열리게 된다.

    방송통신위원회는 한국정보화진흥원과 미래 사물통신 네트워크의 핵심이 되는 사물(객체) 또는 센서의 효율적 관리 및 정보의 안전한 유통을 위한 식별체계 수립 및 정보보호 정책 연구를 추진한다.

    사물통신 네트워크는 모든 사물과 기기들이 언제 어디서나 방송통신융합망(CDMA, HSDPA, 와이브로 등)과 연결되어 안전하고, 편리하게 환경, 기상, 에너지 등의 정보를 수집 및 전달하는 역할을 한다.

    최근 들어 국가 핵심 정책인 4대강 살리기, 저탄소 녹생성장 뿐만 아니라 스마트 그리드 등 국내외에서 다양한 산업 분야에 사물통신 수요가 증가하고 있으며, 이에 따른 사물통신 네트워크 인프라 확산이 가속화 되고 있다.

    사물통신망은 다양한 방송통신융합 네트워크와 다양한 사물과 기기(센서) 사이에 복합적으로 연동되며, 광역 이동성을 지원하는 통합망으로써, 특히 인터넷을 통하여 서비스하는 특징을 가지고 있다. 기존의 핸드폰 번호, DNS, IP, I-PIN 등 다양하고 이질적인 형태의 식별체계가 서로 연계․운용되고, 서비스되기 위하여 통합적 형태의 식별체계가 필요한 것이다.

    기존 네트워크에서 운용되던 각종 사물(객체) 또는 센서(기기) 들이 사물통신 네트워크를 통해 서로 식별되지 않으면 이동성과 다양한 서비스를 지원할 수 없다. 이는 기존 이동통신망에서 사용하는 로밍 서비스와 같은 개념의 서비스가 사물 통신망에서 불가능하다는 뜻이다.

    사물통신망에서 식별체계는 어디로 이동하던, 어디에 접속하던, 찾을 수 있고, 구별될 수 있으며, 서비스될 수 있는 체계를 지원하는 기반으로 다양하고, 복합적인 상용 서비스를 구현하기 위한 필수요소인 것이다.

    예를 들어, 사회적 약자에게 개별적인 센서(기기)를 제공하여, 이동중에는 GPS 정보나 핸드폰 접속 정보를, 인터넷에 접속하면 개인 식별 가능한 센서(기기) 정보를 통해 접속 노드 위치를 파악할 수 있어, 언제 어디서나 동일한 품질의 다양한 정보 서비스를 이용할 수 있다.

    이를 통해 국민에게는 사회적 안정과 행복을, 기관에서는 다양한 부가가치 서비스를 제공하는 기반을 마련할 수 있으며, 이는 국가적 차원에서 제공해야 할 역할인 것이다.

    이에 방송통신위원회는 전문 컨소시엄(산업체 및 학계)을 구성하여, 기존 국내외 RFID/USN에서의 식별체계 표준화 및 추진동향 조사 분석을 통해 미래 사물통신 네트워크에 적합한 식별체계를 수립하고, 국가적으로 유통되는 사물(센서) 정보의 보안․신뢰성 확보를 위한 정책적 지원 체계를 마련할 계획이다.

    이를 통해 그동안 부처, 지자체, 공공기관 등이 개별적으로 u-City, u-IT확산사업 등을 추진하여 문제가 되었던 방송통신망 인프라(센서, 게이트웨이, 엑세스 포인트 등) 중복투자, 정보의 공동 활용 부재 등을 해결할 수 있는 기반를 마련할 수 있을 것으로 전망되고, 다양한 상용 서비스를 제공할 수 있는 토대가 마련될 것이다.

    방통위 송정수 네트워크기획보호과장은 “올해 수립되는 사물통신 네트워크 식별체계와 정보보호 정책을 향후 범국가적으로 추진될 사물통신 네트워크 구축 계획에 반영하여, 안전하고, 편리한 사물통신망 구축 및 이용 확산에 기여할 수 있을 것으로 기대한다” 라고 말했다.

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    출처: http://www.zdnet.co.kr/ArticleView.asp?artice_id=20090713092738

    방통위, '미래 사물통신 네트워크' 구축한다

    김효정 기자 hjkim@zdnet.co.kr

    2009.06.09 / AM 10:05

    방통위, 사물통신 네트워크, 유비쿼터스

    [지디넷코리아]방송통신위원회는 9일 방송통신을 인간 대 사물, 사물 대 사물간의 영역으로 확대하여 유비쿼터스 사회를 앞당길 수 있는 '미래 사물통신 네트워크' 구축을 추진한다고 밝혔다.

    사물통신 네트워크는 광대역통합망(BcN), 차세대 인터넷 주소체계(IPv6) 등 사람 중심의 인터넷 인프라와 연계하고 이동통신(2G/3G), 와이브로 기반기술을 활용함으로써 사물의 정보를 감지, 전달 할 수 있다.

    이는 재난/재해 방지, 기상/해양 모니터링, 건물관재 등에 산발적으로 사용된 폐쇄적인 센서네트워크를 통합해 산업 전반에 다양한 효과를 기대할 수 있다.

    방통위 측은 "4대강 살리기에 유선망을 신규 구축하거나, 사람중심의 비싼 무선데이타 서비스을 이용하는 기존 방식 대신 사물통신 네트워크를 이용하면 현재보다 2분의1 수준 이하의 비용으로 4대강 유역의 수질/수위, 기상, CO2, 건물관리 등의 사물 정보 수집 및 전달 등이 가능하다"라고 주장했다.

    또한 범부처, 지자체, 공공기관 등이 개별적으로 추진하였던 u-City, USN의 경우 인프라의 중복투자와 정보의 공동 활용 미흡의 문제가 있었으나, 사물통신 네트워크의 구축으로 이러한 문제를 해결할 수 있어 국가 방송통신자원의 효율적 이용이 극대화 될 것이라고 설명했다.

    방통위는 지난 5월부터 각 부처, 지자체, 공공기관, 통신사업자 등을 대상으로 '방송통신망 기반 IP-USN 연계검증 선도과제' 사업자를 모집하여 총 14개 컨소시엄이 제안하였고 서울특별시, 제주특별자치도, 강원도/춘천시 컨소시엄을 최종 확정했다.

    선정된 3개 과제는 ▲와이브로 기반의 도시 사물통신 네트워크 인프라 구축 및 생활밀착형 서비스 발굴 및 검증(서울특별시) ▲이동통신(2G/3G) 기반 기상환경 스마트 인프라 구축(제주특별자치도) ▲방송통신망과 센서기술을 융합한 웰빙 스마트 레저 도시 구축(강원도/춘천시)이다.

    서울시의 와이브로 기반 도시 사물통신 네트워크 인프라 구축 및 생활밀착형 서비스 발굴 및 검증 사업은 국내 기술인 와이브로를 이용하여 도로 상태, 정류장 대기 환경, 정류장 영상정보, 대기오염도 등 도심의 생활 밀착형 센서네트워크 서비스를 제공할 예정이다.

    제주특별자치도의 이동통신 기반 기상환경 스마트 인프라 구축 사업은 그동안 지자체와 기상청이 분산 관리하고 있던 기상관련 정보를 이동통신망 기반으로 일원화하고 모바일 생활 기상 정보 서비스 등을 제공할 예정이다. 여기서는 상용망과 자가망의 효율성 논란을 불식시키기 위해 2G/3G와 메쉬(Mesh)의 인프라 기술 비교·검증도 추진할 예정이다.

    강원도(춘천시)의 방송통신망과 센서기술을 융합한 웰빙 스마트 레저 도시 구축 사업은 춘천시의 공지천 자전거 도로 구간에서 운동하는 시민들의 운동량 측정 및 운동관리 서비스를 제공하고 공지천 일대의 수질, 대기질, 기상정보를 실시간 확인하여 시민들과 해당 유관기관에 정보를 공유할 수 있는 방송통신망과 센서기술을 융합한 웰빙 스마트 레저 도시 인프라를 구축 할 예정이다.

    이 사업들은 올해 11월 말까지 추진되며, 방통위는 그 동안 u-City 사업에서 지속적으로 야기되던 자가망 논란을 해결하고 방송통신자원의 효율적인 활용과 중복투자방지, 구축 및 운영비용 절감 방안을 제시할 것으로 기대하고 있다.

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    출처: http://www.zdnet.co.kr/ArticleView.asp?artice_id=20090609100550

    영화로 보는 알랭들롱 일대기

    최근 개봉한 <아스테릭스: 미션 올림픽 게임>에서 뜻밖의 배우를 만났다. 1998년 '프랑스 영화의 죽음'을 선언하며 돌연 은퇴했던 명배우, 알랭 들롱. 트렌치 코트 깃을 세우며 안개 속을 걷던 고독한 청년은 지금 꼬장꼬장한 노인이 됐지만, 그의 아름다움은 전설이 되어 영원히 남아 있다. 1957년 데뷔부터 현재까지, 알랭 들롱이 걸어온 52년의 발자취를 더듬어 본다.

    기사 | 신민경(영화 칼럼니스트), 구성 | 네이버영화

    프랑스 명배우, 알랭 들롱

    01. <여자가 개입될 때 Quand la Femme S'en Mele>_1957

    point: 새로운 청춘스타의 등장
    뒷골목과 전쟁터에서 10대 시절을 보낸 알랭 들롱에게, 기회는 22살에 찾아왔다. 친구들을 따라 칸영화제를 기웃거렸다가, 할리우드의 저명한 제작자 데이비드 O. 셀즈닉의 눈에 띄었던 것. 섹시한 야생마 같았던 들롱은, 제임스 딘의 계보를 이을 만한 존재였다. 하지만 들롱은 파리에서 이브 알레그레 감독을 만난 뒤 미국행을 포기했고, 대신 알레그레의 영화 <여자가 개입될 때>로 데뷔했다. 파리의 어느 나이트클럽을 배경으로 한 이 범죄 드라마에서 들롱이 맡은 역할은 살인 의뢰를 받은 청년 '조'. 그의 연기는 거칠고 신경질적이었지만, 이 영화는 한 명배우의 탄생을 알렸다.

    02. <아름답지만 침묵하기를 Sois Belle et Tais-Toi>_1958

    point: 라이벌이자 동료, 장 폴 벨몽도
    18살 소년이 소년원에서 탈출해 갱단에 연루되면서 벌어지는 이야기. 이 영화에 주목해야 할 이유는, 두 명배우가 처음으로 만났기 때문이다. 알랭 들롱은 데뷔한 지 얼마 안됐을 때였고, 그보다 두 살 위인 장 폴 벨몽도 역시 출세작 <네멋대로 해라>(59)에 출연하기 전이었다. 두 배우는 이후에도 여섯 편의 영화에 함께 출연하면서, 라이벌이자 영화 동료로서의 친분을 쌓아나갔다. 들롱이 우수에 젖은 눈빛의 대명사라면, 벨몽도는 누구도 흉내낼 수 없는 미소가 전매 특허인 배우였다.

    03. <크리스틴 Christine>_1958

    point: 세기의 커플 탄생
    첫 주연작 <크리스틴>에서 알랭 들롱은 상대역이었던 로미 슈나이더와 불같은 사랑에 빠졌다. 로미 슈나이더는 오스트리아 출신 배우로, 15살 때부터 일찌감치 연기의 길에 들어선 스타. <크리스틴>은 영화 자체보다 세기의 로맨스 덕분에 더 유명해졌고, 이후 두 사람은 1964년까지 약혼 생활을 유지했다. 이후 순탄하지 못한 결혼 생활과 알코올중독, 아들의 죽음 등으로 로미 슈나이더의 삶은 꽤 굴곡이 많았다. 슈나이더는 1982년 심장마비로 세상을 떠났는데, 알랭 들롱은 그녀의 묘비에 다음과 같은 추모의 글을 남겼다. "당신은 너무나 아름다웠습니다. 당신을 위해 몇 마디의 독일어를 배웠습니다. (독일어로) 사랑해요, 내 사랑."

    04. <태양은 가득히 Plein Soleil>_1960

    point: 천사처럼 부드럽게, 악마처럼 차갑게
    모호한 섹슈얼리티, 섬세한 카리스마, 선과 악의 경계에 있는 눈빛 등 알랭 들롱의 트레이드마크를 만들어준 출세작. 르네 클레망 감독은 그의 아름다움을 카메라 안에 집대성하는 데 초점을 맞춘 듯한데, 이후에도 두 사람은 여러 편의 영화에서 함께 호흡을 맞추며 친밀한 관계를 이어나갔다(동성 연인 사이라는 소문마저 돌았을 정도였다). 리메이크 영화 <리플리>(99)에서 새롭게 태어난 '리플리' 맷 데이먼도 묘한 매력이 있었지만, 알랭 들롱이 창조한 '절대적 아름다움'은 매력을 넘어 이미 전설이 되었다.

    05. <로코와 그의 형제들 Rocco i Suoi Frateli>_1960

    point: 노동자 계급의 초상
    이탈리아 북부로 이주한 시칠리아 가족의 삶을 그린 영화. 알랭 들롱은 <태양은 가득히>의 다면적인 캐릭터와는 완전히 다르게, 선한 노동자 계급으로 출연해 색다른 모습을 보여줬다. 들롱은 이후 루키노 비스콘티의 '시칠리아 3부작' 중 하나인 <표범 Il Gattopardo>(63)에도 출연해 몰락해 가는 대지주 역할을 맡았다. 알랭 들롱의 정치적 성향이 극우파인 걸 감안할 때, 공산주의자였던 비스콘티의 영화에 출연한 것이 조금 아이러니이기도.

    06. <일식 L'eclisse>_1962

    point: 허무주의에 빠진 도시인
    알랭 들롱의 폭넓은 필모그래피를 증명해주는 작품. 제목 '일식'이 상징하는 바대로, 알랭 들롱은 이 영화에서 빛을 잃어버린 도시인의 고독과 허무주의를 드러낸다. 들롱이 연기하는 주식 중계인 '피에로'는 무기력한 도시 속에서 로맨스를 지속하지 못하는데, 당시 들롱의 실제 연애사와도 흡사해 관심을 모았다. 약혼녀 로미 슈나이더를 옆에 두고 들롱은 모델 겸 배우였던 니코와 사랑에 빠졌으나, 열정이 없는 일시적인 사랑에 그치고 말았다.

    07. <지하실의 멜로디 Melodie en Sous-Sol>_1963

    point: 갱스터 시대의 서막
    들롱은 <아라비아의 로렌스>(62)에서 오마 샤리프가 맡은 '알리' 역에 거론된 적이 있다. 하지만 스케줄 문제와 매번 갈색 콘택트렌즈를 껴야 하는 고통 때문에 결국 포기했고, 대신 선택한 작품이 <지하실의 멜로디>다. 이 영화로 갱스터 장르의 포문을 열었으니, 알랭 들롱으로서는 큰 전환점이 된 셈. 게다가 프랑스의 국민배우 장 가뱅과 함께 파트너로 출연하는 영광도 누릴 수 있었다. 조용하면서도 신경질적인 갱 캐릭터를 창조한 작품.

    08. <사무라이 Le Samourai>_1967

    point: 장 피에르 멜빌을 만나다
    트렌치 코트 깃을 세우고 한 남자가 유유히 걸어간다. 그는 자신이 죽을 것을 알면서도, 장전되어 있지 않은 총을 상대에게 겨눈다. 누구도 믿지 않는 예민하고 냉혹한 킬러, 그러나 너무나 아름다운 남자, 제프 코스텔로. '갱스터 장르'의 연금술사 장 피에르 멜빌의 창작열이 절정에 달했던 1960년대 중반, 그의 곁에 알랭 들롱이 있었다. 들롱은 이 영화를 통해 냉혈한의 이미지로 완벽하게 변신했는데, '얼음처럼 차가운 천사'(Ice Cold Angel)란 별명도 이 시기에 얻은 것이다.

    09. <수영장 La Piscine>_1969

    point: 위험한 에로티시즘
    실제 연인 사이였던 알랭 들롱과 로미 슈나이더의 매혹적인 조화를 볼 수 있는 영화. 여기서 두 사람은 휴양지의 한 빌라에 놀러온 커플로 등장하는데, 여자의 옛 남자친구가 틴에이저 딸을 데리고 나타나면서 팽팽한 사각관계가 형성된다. 수영장을 중심으로 펼쳐지는 음모, 재난으로 치닫는 관계가 긴장감 넘치게 묘사됐다. 구릿빛 피부를 드러내며 에로틱한 판타지를 자극하는 알랭 들롱의 매력도 거부할 수 없다.

    10. <볼사리노 Borsalino>_1970

    point: 상업적 성공으로 이어진 스캔들
    <수영장>으로 시작된 자크 드레이 감독과의 인연은 계속된다. 한편 이 영화가 공개되기 2년 전, 알랭 들롱에게 치명타를 입힌 사건이 있었다. 들롱의 보디가드가 피살되고, 들롱의 친구이자 갱인 프랑수아 마르칸토니가 살인 혐의로 기소된 것. 들롱 역시 경찰의 조사를 받으면서 범죄 연루설이 돌았으나, 이는 곧 들롱의 극중 갱스터 캐릭터에 리얼리티를 불어넣으면서 상업적인 성공을 가져다주는 결과를 낳았다. <볼사리노>에서 1930년대 마르세이유 갱스터로 출연한 들롱이 리얼하게 보였다면, 이 사건의 여파가 어느 정도 작용했음이 분명하다. 갱으로 함께 출연한 장 폴 벨몽도와의 파트너십도 인상적.

    11. <암흑가의 두 사람 Deux Hommes dans la Vie>_1973

    point: 단두대 위의 사나이
    갱스터 장르 속에서 의연하게, 멋지게 죽어갔던 알랭 들롱. 하지만 이 영화에서는 조금 다르다. 알랭 들롱이 연기한 '지노'는 은행강도 혐의로 12년 동안의 복역을 마친 사나이. 하지만 범죄의 유혹과 사회적 편견이 결국 그를 사형수로 만들어버린다. 이 영화의 압권은 들롱이 형장의 이슬로 사라지는 마지막 장면. 죽기 직전, 절망과 공포로 가득한 들롱의 표정은 소름 끼칠 정도다. 알랭 들롱의 영화 중 가장 비극적인 장면.

    12. <미스터 클라인 Mr. Klein>_1976

    point: 상업영화와 예술영화 사이
    1960~70년대 알랭 들롱을 지배한 이미지는 단연 범죄영화 속의 '선악이 모호한 존재'였다. 갱스터 장르 안에서 들롱이 상업적으로 큰 성공을 거둔 건 사실이지만, 그는 다른 스타일의 영화에도 도전했다. 유독 애착이 가는 영화로 꼽는 <미스터 클라인>이 대표적. 2차대전을 배경으로 한 이 영화에서, 들롱은 자신이 유대인이 아니라는 것을 증명하기 위해 고군분투하는 미술 거래상으로 출연한다. 조셉 로지 감독과 알랭 들롱의 재능이 시너지를 낸 영화.

    13. <우리들의 이야기 Notre Histoire>_1984

    point: 생애 첫 세자르상
    알코올중독자가 한 여자를 만나 사랑에 빠지면서, 인생의 터닝 포인트를 맞이한다는 이야기. 나탈리 베이와 함께 중년의 강박적이면서도 예측불허인 로맨스를 감각적으로 묘사했다. 이 영화로 알랭 들롱은 생애 첫 세자르 남우주연상을 수상했는데, 당시 들롱의 마음은 이미 영화계에서 멀어져 있었다고. 그전까지 연기, 연출, 제작에 자신의 이름을 내건 사업까지 전방위적인 활동을 했던 알랭 들롱. 아이러니컬하게도, 정점에 오른 순간 그는 영화보다 개인의 삶에 더 무게중심을 싣기 시작했다.

    14. <누벨바그 Nouvelle Vague>_1990

    point: 남은 정열을 불태우다
    동시대를 살아온 프랑스 최고의 감독과 최고의 배우가 너무 늦게 만났다. 하지만 두 거장은 늦게 만난 만큼 성숙하게 각자의 정열을 불태웠다. 모든 대사가 철학적, 문학적 인용으로 구성된 <누벨바그>에서, 고다르는 영화가 상업적으로 전락한 시대에 예술의 가능성에 대해 끊임없이 자문한다. 알랭 들롱은 로제 르녹스, 리샤르 르녹스의 1인 2역을 맡아, 고다르의 극단적인 실험과 혁신에 동참했다. 들롱의 날렵한 아름다움은 이미 퇴색해버렸지만, 스산한 철학자의 면모를 확인할 수 있다.

    15. <절반의 기회 Une Chance sur Deux>_1998

    point: 명배우의 은퇴 선언
    부쩍 훈훈해진 알랭 들롱의 모습을 볼 수 있는 영화. 바네사 파라디가 자신의 친아버지를 찾아 나서는 스무 살 아가씨 '알리스'로, 알랭 들롱과 장 폴 벨몽도가 알리스의 아버지 후보에 오른 노신사로 호흡을 맞췄다. 젊은 시절 범죄 영화에서 나란히 활약했던 두 배우의 변화가 조금 서글프기도. 이 영화를 마지막으로, 알랭 들롱은 "프랑스 영화는 죽었다"고 선언하며 돌연 은퇴했다. 데뷔 이후 좀처럼 할리우드 영화와 타협하지 않았던 알랭 들롱을 떠올린다면, 충분히 그럴 듯한 명분이다. 이 영화 이후 <아스테릭스: 미션 올림픽 게임>으로 복귀하기 전까지, 알랭 들롱은 몇몇 TV 시리즈에서나 볼 수 있었다.

    16. <아스테릭스: 미션 올림픽 게임 Asterix aux Jeux Olympiques>_2008

    point: 의외의 복귀작
    10년 만에 영화에 출연한 알랭 들롱의 복귀작 치곤 좀 의외다. 그의 귀환을 기다렸던 사람이라면 노인의 지혜가 번뜩이는 범죄 드라마를 기대했을 법도. 하지만 모든 이의 예상을 깨고 그가 선택한 캐릭터는 '자뻑' 기질 충만한 황제 시저다. "시나리오를 읽자마자 출연을 결심했다. 이 정도면 복귀작으로 손색이 없을 거라 생각했다"는 알랭 들롱. 그의 취향이 급변한 것인지는 모르겠지만, '메이드 인 프랑스' 마크가 분명히 찍힌 영화라는 게 그의 마음을 움직였던 듯하다. 차기작으로 거론되고 있는 조니 토 감독의 <레드 서클 The Red Circle>은 장 피에르 멜빌과 함께한 <암흑가의 세 사람>을 리메이크한 영화. 주윤발, 리암 니슨과 함께 출연할 예정이다. 비록 과거의 날렵한 턱선은 사라졌지만, 위대한 노배우의 부활을 다시 한 번 기대해 본다.

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    출처: http://movie.naver.com/movie/mzine/cstory.nhn?nid=586&page=1

    2009년 7월 1일 수요일

    <과학> 완성도 99%‥초정밀 지표면 위성지도 나와

    지구 상 거의 모든 땅덩어리의 고도를 상세하게 밝혀주는 초정밀 지도가 나왔다.

    미국 항공우주국(NASA)과 일본 통산성은 상호 협력을 통해 수집한 130만 개의 이미지를 조합, 사상 최초로 지표면의 99%를 보여주는 지도인 세계 디지털 고도 모델(GDEM)을 완성했다고 영국의 BBC 인터넷판이 1일 보도했다.

    이미지들은 NASA의 테라 위성에 탑재된 일본의 첨단 우주 카메라(ASTER)로 촬영된 것이다.

    새로 나온 GDEM 지도는 인터넷을 통해 무료로 내려받아 사용할 수 있으며, 컬러판의 경우 저고도는 자주색, 중고도는 녹색과 노란색, 고고도는 오렌지색과 빨강, 흰색 등으로 각각 표시된다.

    NASA의 한 관계자는 "이번 지도는 지금까지 만들어진 것들 가운데 가장 완성도가 높은 것으로, 사용자와 연구자들에게 고도와 지형에 대한 광범위한 정보를 제공할 것"이라고 말했다.

    이전까지 만들어진 가장 완성도 높은 지표면 위성지도는 NASA에 의해 제작된 것으로, 지표면의 80%를 보여주는 수준이었다.



    서울=연합뉴스 2009.07.01 11:49

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    일본 정보 게이트 인니뽄 magazine

     

    “얼마 버느냐보다 얼마나 덜 까먹느냐가 중요” - JOINS | 아시아 첫 인터넷 신문

    주식 실전투자대회 우승자의 필승 투자법

    "중앙선데이, 디시전메이커를 위한 신문"



    '카드깡 신세에서 수억원대 연봉자로' '430만원으로 300억원 번 3초의 승부사' '7000만원으로 120억원 번 비결' '3년 만에 지하 셋방에서 타워팰리스로'….
    신화가 살아있는 곳이 있다. 주식시장이다. 인생역전 드라마를 꿈꾸며 매일 수만, 수십만 개의 계좌가 움직인다. 그러나 아무나 신화의 주인공이 될 수는 없다. 통계에 따르면 대박은커녕 주식시장에서 살아남을 수 있는 확률은 5%에도 못 미친다.

    "그래도 로또보다는 승률이 높다"며 전장에 뛰어들겠다면 무장이 필요하다. 두 달 새 세 자릿수 수익률을 기본으로 올린 주식 실전투자대회 우승자들로부터 조언을 얻었다. 전략은 단순했다. 서울대 수석 합격자가 "교과서 위주로 예습·복습 철저"를 비결로 꼽는 것과 비슷하다. '비법'이라는 말이 머쓱할 정도다. 그러나 그 단순한 비법을 지키는 것만으로도 성공 투자에 한걸음 다가선 것이라고 우승자들은 입을 모은다. 그들이 말하는 7가지 투자 비법을 정리했다.
     
    1 손절매는 칼같이 지켜라
    가장 중요한 투자 원칙이다. 손절매만 잘해도 주식투자의 90%는 성공한 것이나 다름없다는 말도 있다. 투자대회에서 세 차례 우승한 손용재(43)씨는 '2%룰'을 철저히 지킨다. 주식을 산 후 주가가 2% 떨어지면 가차없이 판다. 주가가 하루 상하 15%씩 움직이는 것을 감안하면 좀 과하다 싶다. 그러나 그의 생각은 다르다. 2% 손실이 10번 쌓이면 20%다. 손씨는 2~3% 수익을 노리고 하루에도 수십 차례 주식을 사고 파는 데이트레이더다. 데이트레이더에게 2%를 넘어서는 손실은 큰 내상을 입힌다. 손씨는 "오르겠지 하고 버티다 20%를 까먹은 날도 있었다"며 "손절매는 리스크를 관리하는 첫 번째 철칙"이라고 말했다.

    손절매 방식은 사람마다 다르다. 올해 열린 대회에서 우승한 전세민(35)씨는 산 값보다 주가가 5% 이상 떨어지면 주식을 판다. 그는 보통 6개월간 주식을 보유하면서 수십, 수백%의 수익을 추구한다. 2~3% 먹자고 주식을 사지 않는다. 데이트레이더에 비해 손절매 폭이 여유 있는 이유다.

    2005년 열린 대회에서 1200%가 넘는 수익률을 기록한 박진섭(42) 하이투자증권 부장은 주가 하락률보다는 추세를 본다. 5일 이동평균선(5일간 주가를 평균한 값을 이은 선) 밑으로 주가가 떨어지면 주식의 절반을 판다. 20일 이동평균선보다 주가가 하락하면 보유 주식을 모두 판다. 주가에도 관성의 법칙이 작용해 하락으로 방향을 틀면 당분간 다시 오르기 어렵기 때문이란다.

    2 팔고 난 주식 미련 갖지 마라
    주식 투자자들이 가장 배 아파할 때는 언제일까. 팔고 난 주식이 오를 때다. 이성적으로 생각하면 팔고 난 주식이 얼마가 오르든 나하고는 상관없다. 투자 수익률에도 아무 영향을 미치지 않는다. 그래도 투자자들은 팔고 난 주식의 주가를 자주 들여다본다. 이익 실현을 못하는 것도, 손절매를 못하는 것도, '팔고 나서 오르면 어쩌나' 하는 마음 한구석의 찜찜함 때문이다.

    손씨는 마음의 문제는 발상의 전환으로 풀 것을 권한다. 그는 "3% 올랐을 때 판 주식이 상한가까지 갔다면 내가 판 주식을 산 누군가는 돈 벌었을 것"이라며 "좋은 일 했으니 언젠가 그 복이 내게 돌아올 거라고 생각하면 마음이 편하다"고 말했다. 팔고 난 주식에 대한 미련 때문에 투자 원칙을 어기는 것보다는 포기할 건 포기하는 게 투자 승률을 높이는 지름길이다.
     
    3 '한 방'은 없다, 우량주 골라라
    주식 투자자들은 평생 '한 방'을 꿈꾼다. 10배, 20배 오를 수 있는 종목을 찾아 헤맨다. 좀체 움직일 것 같지 않은 대형 우량주는 눈에 안 들어온다. '~카더라'는 정보만 믿고 잘 알지도 못하는 주식에 손을 댄다. 2005년 대회에서 889%의 수익률로 우승한 이상암(47)씨는 "진짜 정보라면 내 귀에까지 들어와서는 안 된다"며 "일반인들이 정보만 믿고 투자했다간 100% 손실 볼 것"이라고 단언했다.

    전씨는 '절대로 망하지 않을' 기업에만 투자한다. 이익이 꾸준하고, 부채 비율이 낮으며, 자산이 많은 종목을 고른다. 관심 종목에 등록시켜 놓고 꾸준히 지켜본다. 그는 "이런 종목들은 1년 동안 주가가 거의 그대로지만 한 번 움직이기 시작하면 무섭게 움직인다"며 "이런 종목에 투자해도 몇 배 수익이 가능하다"고 말했다.

    박 부장은 현재 코스피200(거래소에 상장된 대형 우량주 200개를 모아놓은 지수) 종목에만 투자하고 있다. 코스닥 종목은 하나도 없다. 그렇다고 그가 단타 매매를 하지 않는 것도 아니다. 그는 "시가총액 1조원짜리 종목도 시황에 따라 10%씩 출렁인다"며 "발 뻗고 잘 수 있는 우량주가 있는데 굳이 '잡주'에 투자할 필요가 있느냐"고 되물었다.
     
    4 종목 말고 '때'를 사라
    주식 투자에 중독되는 이유로 '손맛'을 든다. 주식을 사고 팔 때의 짜릿함을 잊을 수 없다는 것이다. 그런 이들은 한시라도 주식이 없으면 불안해한다. 상승장에서야 괜찮다고 하더라도 하락장에서는 이런 투자 습관이 손실을 키운다. 쉬는 것도 투자라는 말은 그래서 유용하다.

    2004년 대회에서 900%를 웃도는 수익을 거둔 유수민(35)씨는 자신의 투자법을 담은 『주식투자는 전략이다』는 책에서 '인내심'을 강조했다. 그는 "언제 투자를 하고 쉬어야 할지를 판단하라"며 "기회가 왔다는 확신이 서면 과감하게 투자하고 확신이 없다면 차라리 쉬는 것이 좋다"고 언급했다. 현금도 투자 종목의 하나로 생각해야 한다.
     
    5 원금은 무조건 사수한다
    주식에 손댔다가 패가망신하는 이유는 주식 계좌가 '돈 먹는 하마'가 되기 때문이다. 수익이 나면 투자금을 늘려 돈을 더 빨리 벌고 싶은 마음이 든다. 손실이 나도 돈을 더 넣어 원금을 빨리 회복하고 싶어진다. 이런저런 이유로 주식 계좌로 옮기는 돈은 늘어만 간다. 여윳돈을 다 쓰면 대출까지 받아 주식 계좌로 돈을 옮기게 된다.
    이상암씨는 그런 이들에게 '원금 사수'를 금과옥조로 삼으라고 말한다. 수익금은 출금해서 은행 계좌에 따로 관리한다. 다시 매매에 쓰는 일이 없도록 하기 위해서다. 전세민씨도 수익은 따로 빼서 관리한다. 수익의 절반은 은행 예·적금에 넣고, 절반은 적립식 펀드에 투자한다.

    6 공짜 점심은 없다
    집을 살 때는 따지는 게 많다. 볕은 잘 드는지, 주변이 시끄럽지 않은지, 밤길 위험하지는 않은지 꼼꼼히 살핀다. 그러나 주식을 살 때는 그저 오르겠지라는 '감'만 믿고 투자한다. 이씨는 "그런 식으로 하는 투자는 투자가 아니라 투기"라며 "주식으로 돈 벌고 싶다면 그만큼 철저히 준비해야 한다"고 말했다. 그러려면 우선 공부부터 해야 한다.

    우승자들이 꼽는 가장 기본적인 공부는 신문 읽기다. 손씨는 인터넷을 포함해 하루 30여 개의 신문에서 경제 기사를 대여섯 시간 동안 체크한다. 손씨는 "그걸 지겹다고 여기고 게을리할 거라면 직접 투자하지 말고 펀드에 투자하라"고 말했다.
     
    7 원칙을 목숨처럼 지켜라
    우승자들은 자신만의 투자 원칙을 세우고 그걸 얼마나 잘 지키느냐가 투자 성패를 좌우한다고 강조한다. 박 부장은 "주식 투자에서 중요한 것은 얼마를 버느냐가 아니라 얼마를 덜 까먹느냐"라며 "투자 원칙을 지키는 게 리스크 관리의 시작"이라고 말했다. 손씨도 "고수와 하수의 차이는 누가 원칙을 더 잘 지키느냐에서 갈린다"고 덧붙였다.

    고란 기자
     
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    박명수의 지역 슬로건 듣다 뿜었어!!



    2009년 어느날 "두시의 데이트" 중에서...ㅋㅋ

    즐통 : 쓸만한 세상, 한겨레 필통 - 과거와 현재의 공존