D/A 컨버터에 대해 이해하는 날이 오려나...?

DAC(Digital-to-Analog Converter)는 2진수를 그 값에 비례하는 전압으로 변환시킨다. DAC를 만들기 위해서 필요한 외부 회로는 Low-Pass Filter를 위한 1개의 저항과 1개의 커패시터만 있으면 된다. FPGA 자원의 사용량도 적다. Delta-Sigma DAC는 디지털 기법을 이용하기 때문에 온도 변화에 무관하고, 프로그램 가능 논리로 구현이 가능하다. Delta-Sigma는 사실 고속의 단일 비트 DAC이며, 디지털 피드백 을 사용하여 펄스열이 생성된다. 펄스열이 평균 Duty_cycle은 2진 입력 값에 비례한다. 펄스열이 Low-Pass Filter를 지나면 아날로그 신호가 만들어진다.

Delta-Sigma DAC의 Block Diagram이다. Delta는 산술적 차이를 뜻하고, Sigma는 산술적 합을 뜻한다. 여기서는 이진 가산기를 이용해서 차이와 합을 연산한다.

데이터 입력은 8비트 헥사값으로 입력이 이루어진다. DeltaB는 Sigma Latch에 저장된 값으로 10bit이다. 그래서 최상위 비트 L[9]를 2개 복사해 binary로 표현되고 나머지 8bit 는 0 값으로 변환되어 DeltaB로 입력 된다. 각각 Adder와 Latch에서 계산되고 저장된 값을 나타내었다. Delta Adder의 입력이 무부호이기는 하지만 두 개의 가산기의 출력은 유부호로 간주된다. Delta Adder는 DACin과 현재 DAC 출력의 차이를 계산하다. 이 값과 Sigma Latch에 저장되어있는 이전 출력의 값이 Sigma Adder에서 더해진다.

- 출처: http://cafe.naver.com/plduser/607

CMRR과 PSRR에 대해서 자세하게 설명해주세요.

[질문] ----------

CMRR이 Common Mode Rejection Ratio 인것과, PSRR이 Power Supply Rejection Ratio 인것은 알겠는데..

정확히 어떤 상황에서 어떻게 되는건지 이해를 하지 못하겠습니다.

좀 자세하게 설명해주실뿐 없으신가오\;ㅅ;

[답변] ----------

CMRR 은 동상제거비 라고하고 하는데 OPAMP의 경우 두개의 입력단자가 있습니다.

반전입력단자와 비반전 입력단자입니다. (여기서 반전,비반전의 의미는 입력에 대해 출력의 위상을 의미합니다.) 이상태에서 출력은 G x (비반전입력 - 반전입력) 가 됩니다.

따라서 입력에 똑같은 신호를 넣어주면 출력으로는 아무것도 나오지 말아야 하죠.

그런데 아주 미미하지만 출력이 나오는데 이때와 정상상태에서의 신호비를 CMRR 이라 합니다. 보통 80~120dB정도 되므로 똑같이 1V입력을 넣어주면 출력으로 약 1uV~0.1mV정도가 나온다는 것이죠.

PSRR은 전원신호에 대한 제거비입니다.

전원이 아주 깨끗하면 좋겠지만 실제 우리가 받는 전원은 노이즈와 전원리플등이 포함되어 있습니다. 또한 다른 기기에서 유기되는 신호도 있는데 이렇게 전원에 포함된 신호가 출력으로 나오면 안되지만 이또한 미미하게 출력으로 나옵니다. 이것에 대한 신호비를 PSRR 이라 합니다.

위의 CMRR,PSRR은 둘다 높을수록 좋지만 일반적으로 주파수가 높아지면 위의 두가지 값도 악화가 됩니다.

참고하세요.

[출처] ----------

http://kin.naver.com/db/detail.php?d1id=11&dir_id=110209&eid=VdMKK4mTTdQlkpo6FgXJ1qXD8bZHf/5A&qb=cHNycg==

Start~!!!

출처: http://munizone.tistory.com/entry/Start

성공적인 스트럭처드 ASIC 설계

성공적인 스트럭처드 ASIC 설계
게재 : 2007년 09월 03일

By Frank McMillan
Senior Applications Engineer / ChipX Inc.
E-mail: frankm@chipx.com

딥서브미크론 스탠다드 셀 ASIC에 수반되는 비경상 엔지니어링 비용이 증가하고 설계 기간이 늘어남에 따라 주문형 IC 디자인에 스트럭처드 ASIC을 이용하는 것은 점점 더 매력적인 옵션이 되어가고 있다. 스트럭처드 ASIC은 경쟁력 있는 단가로 우수한 실리콘 성능과 훨씬 낮은 NRE를 제공한다. 스트럭처드 ASIC에 광범위한 사이즈가 이용될 수 있다는 것은 주요 시스템 칩으로도 사용될 수 있고 작고 경제적인 보조칩으로도 사용될 수 있다는 것을 의미한다.

스트럭처드 ASIC 슬라이스 디자인에서 많은 물리적 설계 문제들이 이미 해결되었다. 따라서 백엔드 레이아웃 작업에 들어가는 시간이 줄어들 수 있으며, 이는 사인오프와 시제품 전달을 앞당긴다. 그러나 ASIC 슬라이스들은 사전 정의된 스트럭처를 가지고 있고, 따라서 설계자들은 원하는 성능을 얻기 위해서 칩 리소스의 배열을 세심하게 고려해야 한다.

FPGA는 ASIC에 대한 또 다른 대안이 될 수 있다. 이것들은 보통 룩업 테이블과 컨피규러블 로직 셀들을 기반으로 하며, 이에 견줄만한 ASIC 기술에 비해 면적 효율이 떨어지고 전력은 더 많이 잡아먹는다. 연간 생산량이 일단 5,000 피스를 넘으면 스트럭처드 ASIC을 이용하는 것이 훨씬 경제적이다. 그러나 아직 많은 어플리케이션에서 FPGA가 낮은 업프론트 비용으로 빠른 턴어라운드를 제공하는 이상적인 시제품 제작 툴이 되어주고 있다.

디자인의 시제품이 FPGA로 제작되었다면 스트럭처드 ASIC으로의 이동을 계획하는 것이 중요하다. 이상적으로는, FPGA와 ASIC 라이브러리를 이용한 동시 개발이 일찍 이루어질 수 있다. 그러나 그렇게 하지 않았다고 하더라도 조금만 계획하면 마이그레이션이 훨씬 고통없이 이루어질 수 있다.

해야 할 일

- 미스매치를 피하는 합성툴 전략을 채택하라. 보통 설계자들은 벤더 네트리스트이든 아니면 RTL에서의 HDL 디스크립션이든 자신들이 선택한 프론트엔드 환경을 사용할 수 있다. 그러나 FPGA 합성이나 ASIC 합성에는 서로 다른 툴이나 동일한 툴의 서로 다른 버전이 사용될 수 있다. 코드 체커와 least-common-denominator 코딩 방식을 이용하여 결과의 불일치를 피하라. 그렇게 하여 서로 다른 툴들이 RTL 코드를 서로 다르게 해석하지 않도록 한다.

- 상세한 타이밍 정보를 전달하라. ASIC 벤더는 합성, 타이밍 주도 레이아웃, 포스트 레이아웃 정적 타이밍 분석을 수행하는데 그러한 정보를 필요로 한다. 좋은 시스템 클럭 정보와 I/O 시스템 타이밍 예산, FPGA 합성 스크립트 상의 잘못된 경로 및 멀티사이클 경로 정보를 제공함으로써 레이아웃 속도를 올릴 수 있다.

- ASIC 공급업체와 DFT 요건에 대하여 빨리 논의하라. FPGA 프로토타입에 테스트 회로가 포함될 필요는 없지만 ASIC내에 테스트할 수 없는 회로가 있다면 디바이스의 결함 커버리지를 낮출 뿐만 아니라 불량 부품이 테스터를 통과하게 할 수 있다. 몇몇 ASIC 벤더들은 자신들의 NRE에 테스트 삽입과 자동 테스트 프로그램 생성을 포함시키기도 한다. 그러나 전용 테스트핀 또는 다중화된 테스트핀이 필요할 수도 있으며, 추가적인 테스트 회로가 필요할 수도 있다.

- 리셋과 초기화 로직을 추가하라. FPGA가 필요로 하지 않는다고 할지라도 리셋과 초기화 로직을 추가하여 완성된 프로토타입에 사용된 테스트 벡터들이 시뮬레이션에서 동일한 결과를 얻을 수 있도록 해야 한다.

- 패키지 스타일과 핀아웃을 일찍 결정하라. 스트럭처드 ASIC 벤더들은 비용과 보드 면적을 절약하면서도 설계 요건에 정확하게 맞는 넓은 범위의 패키지를 제공할 수 있다. FPGA에서는 패키지 선택이 제한된다. FPGA 프로토타입과의 핀 호환성이 요구된다면 ASIC 벤더와 빨리 핀아웃과 패키지 선택에 대하여 논의함으로써 요건을 충족시킬 수 있도록 해야 한다.

해선 안될 일

- ASIC에 맞지않는 프로토타입 FPGA RAM 기능을 이용하지 마라. 스트럭처드 ASIC의 RAM은 보통 구성 능력이 뛰어나기 때문에 서로 다른 RAM 사이즈가 문제가 되지는 않는다. 그렇지만 전체 RAM 용량과 이용 가능한 인스턴스의 수를 넘어서면 안 된다. 비동기식 액세스와 서로 다른 워드 크기를 갖는 비대칭 read/write 포트를 갖는 것은 가능하지 않거나 여분의 wrapper, 그리고 로직의 추가를 필요로 할 수 있다.

- ASIC 라인업에서 사용할 수 없는 FPGA I/O를 선택해서는 안 된다. ASIC 라이브러리를 확인하고 거기서 이용할 수 있는 것을 매치시켜라. 그렇게 함으로써 ASIC을 시제품 보드에 끼워넣을 때 깜짝 놀라는 일을 피할 수 있을 것이다.

- FPGA 벤더들이 공급한 고유 IP를 이용하지 마라. 가급적 이름있는 업체에서 만든, FPGA와 ASIC 모두에 쉽게 이용될 수 있는 합성 가능한 IP를 사용하라. PLL 같은 아날로그 IP가 사용되는 곳에서 타깃 ASIC 벤더가 디자인이 요구하는 주파수 생성이나 디스큐(deskew) 요건에 맞는지 확실히 해야 한다.

- 긴 인터커넥트를 사용해서는 안 된다. 백엔드 툴들은 연결된 회로들을 가까이 배치함으로써 인터커넥트 지연을 감소시켜준다. 그러나 스트럭처드 ASIC에서는 RAM 위치가 고정된다. RAM을 다이 하단의 I/O에 수반되는 회로와 함께 다이 상단에 연결하면 지연이 증가할 것이다. 임계 타이밍 인터페이스를 가지고 있다면 레이아웃 작업 후 긴 인터커넥트를 만들어내는 핀아웃과 RAM 배치를 피하라.

- 가능한 한 비동기식 로직을 사용해서는 안 된다. 스트럭처드 ASIC에 FPGA 비동기식 로직 경로를 재생성시킬 수 없을 것이다.


ASIC 개발에 수반되는 NRE 비용과 설계 시간의 증가로 스트럭처드 ASIC이 더 매력적인 옵션이 되고 있다.

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출처: http://www.eetkorea.com/ART_8800477935_839575_NT_d9b5c8da.HTM

Low-power portable product design with FPGAs

출처: http://www.pldesignline.com/202400981;jsessionid=M52MFF2H1ZE0MQSNDLOSKH0CJUNN2JVN?printableArticle=true

Low-power portable product design with FPGAs

Flash-based FPGAs featuring sophisticated low-power operating modes allow designers to quickly develop products that maximize battery life.

By Mike Thompson, Actel Corporation

October 10, 2007

The past decade has seen massive growth in portable products. When combined with time-to-market pressures and the increasing need for flexibility, this growth makes new low-power field-programmable gate arrays (FPGAs) ideal platforms for the development of these consumer and industrial applications. Historically, FPGAs and programmable logic devices (PLDs) have been notoriously power hungry. Fortunately, this paradigm is changing. Advances in FPGA design have dramatically lowered the power consumption of new devices, making them an ideal solution for battery-powered applications.

At the same time, the embedded market continues to move toward 32-bit processing to handle the increasing computational needs of today's cutting-edge designs. It has been difficult to find a broadly used, industry-standard processor that can be implemented efficiently in the course-grained architecture of FPGAs. This has changed with the availability of the FPGA-optimized ARM Cortex-M1 processor. When coupled with power-efficient, flash-based FPGAs, the 32-bit Cortex-M1 offers designers a flexible system construction platform for building portable products that offer maximum battery life.

The new power paradigm
The relevant physics of integrated circuit power consumption is changing as process geometries shrink. In the past, dynamic power dominated and the power supply could be lowered with every successive process shrink. Lower voltages meant less dynamic power, and the trend continued in the right direction, but lowering operating voltages is no longer possible. Additionally, the physics of semiconductors at smaller process geometries has dramatically increased static power related to leakage. Process technology has shrunk to the point that static power is becoming a greater issue for portable applications than dynamic power. This is especially true when maximum temperatures are considered where leakage currents can increase by an order of magnitude or more.

Due to the increasing impact of leakage and ongoing efforts to increase power efficiency, non-volatile flash-based FPGAs have been able to approach and, in some cases, beat application-specific integrated circuit (ASIC) and application-specific standard product (ASSP) power efficiencies. These technical changes and innovations, such as new power optimization modes, have enabled FPGAs to demonstrate dramatically lower static power consumption. This makes them an ideal solution for portable applications that must also balance flexibility and the ability to accommodate the ever-changing standards for end products.

Combined with reduced dynamic power, their surprisingly low static power numbers enable flash-based FPGAs to provide lower total system power in many cases than ASIC and ASSP solutions. As a result, the perceived FPGA power penalty is much greater than what is seen today in actual designs, and when the flexibility of FPGAs is taken into account, it is a wonder that ASICs and some ASSPs still find a place in the market.

The new generation of low-power FPGAs
A new generation of single-chip, nonvolatile flash-based FPGAs eliminates the power up current spike associated with the configuration of traditional FPGA technologies. As a result, programmable logic can achieve new levels of power efficiency. Now, sophisticated low power and sleep modes that were only previously available on ASSPs are showing up on flash-based FPGAs.

Traditional SRAM-based FPGAs lose their configuration while in sleep mode and therefore require reconfiguration, which takes hundreds of milliseconds and consumes hundreds of milliwatts of power, so low power modes and especially sleep modes are superfluous. Flash-based FPGAs, on the other hand, offer a variety of low power modes and can be put to sleep and woken up just like ASSPs, because the live-at-power-up feature enables immediate operation of the device when power returns. Furthermore, new technologies (like Flash*Freeze from Actel) are enabling easy entry and exit from the ultra-low power modes while retaining SRAM and register data.

Another important low power feature of flash-based FPGAs is that they don't require additional support devices to function properly. Often, SRAM-based FPGAs need an external memory to store the configuration bitstream, a CPLD to act as a configuration controller, and a device to trap brownouts and power glitches so the FPGA will be properly reset and reconfigured. In addition to the added board space and cost, each extra component adds to the overall power profile of SRAM FPGA solutions, these added components make system power-up more complex. Flash-based FPGAs do not require external components to operate, enabling them to provide more than five times longer battery life in portable applications than other low power programmable logic devices.

ARM Cortex-M1 – the FPGA processor
Efficient low-power design requires more than just the consideration of which FPGA to use. The need for processing power is increasing, and the decision as to which processor to use can have significant impact on overall power usage.

ARM has a reputation for offering the industry's lowest power consumption with its processors. When combined with nonvolatile flash-based FPGAs, the small and fast ARM Cortex-M1 processor offers a number of low-power benefits. Designed for implementation in FPGAs, the processor offers an ideal balance between size and speed enabling maximum power efficiency with good embedded performance. Based on the ARM architecture, the Cortex-M1 processor is supported by a large ecosystem of tools, but – unlike other industry-standard processors – it can be implemented effectively in the coarse-grained architecture of FPGAs.

Derived from ARM's three-stage Cortex-M3 pipeline, the Cortex-M1 provides a good balance in terms of power efficiency between hardware and software resources. The processor is designed to offer good embedded performance and a complete instruction set, but lesser-used, high-end processor features have been left off to keep size and power consumption to a minimum.

그림1. The Cortex-M1 is tailored for FPGA-based implementation.

The Cortex-M1 runs a subset of the new Thumb-2 instruction set. It also features support for tightly coupled memory and a sophisticated low-latency interrupt controller to improve embedded performance and maximize power efficiency. The Thumb-2 technology uses 31 percent less memory reducing cost and power, while providing up to 38 percent higher performance than existing high density code, which can be used to prolong battery life or to enrich the product feature set.

One of the benefits of Thumb-2 over previous ARM instruction set architectures is that 16- and 32-bit instructions are executed in the same mode. It is a big advantage to be able to freely mix 16- and 32-bit instructions, as this reduces interrupt latency and power consumption. Interrupts can be serviced in 16-bit mode, for example, so the additional clock cycles required to get to 32-bit mode are no longer needed. To further reduce interrupt latency, ARM included a configurable Nested Vectored Interrupt Controller giving designers greater control to manage the power used to service interrupts and exceptions.

The portable product solution
The market for portable products will continue to grow, forcing designers to find ways to make their applications run longer with more features from finite battery resources.

그림2. Battery life experiment – SmartPhone.


그림3. Battery life experiment – Handheld Radio.

The trend toward portable applications will continue. Low-power, flash-based FPGAs coupled with FPGA-centric embedded processors like the ARM Cortex-M1 provide designers with a flexible system constructions platform for building cutting-edge portable products.

Mike Thompson is senior manager, IP product marketing, at Actel Corporation where he is responsible for the development and infrastructure support of new microprocessor IP cores for use in Actel FPGAs. Mike has more than 25 years of experience in both design and support of IP, microprocessors, microcontrollers and the development of embedded applications working previously for MIPS, ZiLOG, Philips/Signetics, and AMD. He has a BSEE from Northern Illinois University and an MBA from Santa Clara University. You can contact Mike at mike.thompson@actel.com.

Nintendo DS iPod clone

USB Mass Storage Device를 위한 프로토콜 spec

T10 (http://www.t10.org/drafts.htm)의 RBC (Reduced Block Command)이다.

Reduced 라는 뜻대로 spec이 간단하다.

• rbc-r10a.pdf
• usb_msc_overview_1.2.pdf

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출처: http://bigzero.egloos.com/540832

자동로그온 설정하기

1. 실행 -> control userpasswords2 -> "사용자 이름과 암호를 입력해야 이 컴퓨터를 사용할 수 있음" 선택해제

2. HKEY_LOCAL_MACHINE\SOFTWARE\Microsoft\WindowsNT\CurrentVersion\Winlogon 찾기
-> DefaultUserName, DefaultPassword 에 아이디와 비밀번호 설정
-> AutoAdminLogon 에 1로 설정.
만약 위의 키가 존재하지않는다면 문자열 타입으로 키를 생성 후 값을 설정

테스트를 하다보면, 리부팅후에 테스트를 계속해야하는 경우가 생깁니다.(예, HCT 테스트)
그때마다 아이디 패스워드 넣고 로그온을 하려면 귀찮겠지요
위의 방법에 따라 자동 로그온할 수 있으니 참고하세요....

Xilinx의 SystemACE 방식

Xilinx FPGA의 Configuration 방법중에 SystemACE 방식이 있다.

Compact Flalsh memory를 사용하여 FPGA로 이미지를 loading 하는 방식으로 iMPACT 툴로 bit파일을 ace 파일로 변환하여 Compact Flash Reader 기로 Write하여 FPGA의 CF 소켓에 삽입후 전원을 올리거나, 전원이 켜져 있는 상태에서 Configuration Reset 버튼을 눌러서 Configuration 한다.

SystemACE방식을 사용할때 몇가지 팁사항이 있다.

첫번째, FPGA가 2개이면 bit 파일도 2개이다. 3개이면 3개, 4개이면 4개, FPGA 각각에 들어갈 이미지를 만들어서 하나의 ace 파일로 만든다.

여기서 팁이 하나있다. 만약 FPGA가 2개인데 사용을 1개만 한다면 1개는 dumy image, 1개는 사용할 이미지를 만들것이다.

이 두개를 하나의 ace파일로 만들어야 하는데 매번 이것을 반복하면 귀찮다. 이때 하드웨어 적으로 JTAG chain을 중간에서 끊어 1개만 chain이 이루어지도록 설계하면 나중에 이미지 만들때 번거로움이 줄어든다.

**** 보드를 개발해 놓고 1주간 SystemACE방식이 동작하지 않아 고생했는데 이 이유는 "FPGA가 2개이면 이미지도 2개다" 이다.

그리고 Compact Flash Memory는 도스의 FAT16으로 포맷해서 사용해야 한다. 이를 위한 툴이 있는데 http://www1.mager.org/mkdosfs/ 여기를 참조하면된다. 절대 XP에서 FAT으로 포맷하면 안된다.

두번째, 이거는 주의사항인데, CF 소켓의 핀넘버를 철저하게 확인해야한다.

Configuration이 동작하지 않아 소켓을 일일이 찍어보다가 깜짝 놀란적이 있다. 핀넘버가 일반적인 순서로 되어져 있지않다. PCB제작나가기 전에 꼭 다시한번 확인해 보자.

세번째, Configuration을 확인하는 방법은 Status LED, Error LED, DONE LED로 확인한다.

전원을 올리면 Status LED가 깜빡깜빡 거리다가 DONE LED에 불이 들어온다. 만약 Configuration이 실패하면 Error LED에 불이 들어온다. Error LED에는 RED색깔로 Status/DONE LED는 BLUE 색깔로 해주면 좀 예뻐보이면서도 디버깅할때 좋다. (뭐 꼭 이래야만 되는건 아니지만...) 핵심은 Error/Status/DONE 은 꼭 LED를 달아주자 이다.

네번째, 간혹 Compact Flash Memroy의 파일시스템이 깨지는 경우가 있다. 정말 이런경우 이미지때문인지 하드웨어때문인지 갈피를 못잡는 경우가 발생한다. 난감하다. 이때 위에서 말한 mkdosfs를 사용하여 포맷해보고 그래도 안되면 WindowsXP에서 FAT로 포맷하고 다시 mkdosfs로 포맷해 본다. 그래도 안되면 계속해서 반복해보고 그래도 안되면 메모리를 바꿔서 해본다. 그래도 안되면.... 부셔버리세요.^^

다섯번째, Compact Flash Memory는 보드당 왠만하면 2개이상은 가지고 있어라.

위에서의 현상이 종종 일어난다. 이럴때 CF 메모리 때문에 고생해서 시간뺏기지 말고 안되면 즉시 바꿔 봐서 이미지 및 보드에 문제가 없음을 확인한다.

대충 생각나는게 여기까지다.

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출처: http://bigzero.egloos.com/656487

고수와의 거리 II

간혹 누군가 취미를 물어보면 저는 “공부”라고 대답 합니다. 보통 이렇게 말하면 다들 짜증내죠. 하지만 진짜예요. 항상 책을 들고 다니죠. 어떻게 합니까~ 정말 공부가 재미있는걸요. 하지만 자주 허무함을 느껴요. 예를 들면, 책 한 권을 읽는 도중에는 이 책만 다 읽는 다면 무언가를 깨우치고 나 자신이 어느 수준에 올라 설 수 있을 거라 기대하죠. 하지만 정작 책을 다 읽고 나면, 그 수준은 제 눈높이에 있고 더 이상 목표가 아닙니다. 허무하죠.

지난번에 “고수와의 거리”라는 글을 썼었죠.

이러한 느낌을 절묘하게 표현한 에니메이션이 있습니다.

이니셜D 는 누구나 한번쯤 보았을 거예요. 대사 하나하나가 캬~ 하고 감동했죠.

그 대사중에 InitialD 4st 18화중에서 분타(주인공 아버지)와 유이치(주유소사장인 분타친구)간에 타쿠미(분타 아들)에 대한 이야기 하는 부분을 옮겨 봤어요.

[InitialD 4st 7화중에서 타쿠미와 아버지(분타)와의 배틀장면]

[InitialD 4st 18화중에서 유이치(주유소 아저씨)와 분타(타쿠미 아버지) 와의 주유소 대화장면]

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• 분타 : 그녀석 매일 아침 아키나의 다운 힐에서 굉장히 힘들 배틀을 하고 있어
• 유이치 : 뭐 누구랑?
• 분타 : 또 다른 자신과
• 유이치 : 또 다른 자신?
• 분타 : 응, 팔육에 탔을 때는 앞서 달리는 가상의 임프레자를 필사적으로 쫓고 임프레자일 때는 반대로 뒤에서 쫓아오는 팔육으로 부터 죽을 힘을 다해 도망치고 있어 코스를 꿰고 있으니까 두대의 차이를 정확히 알 수 있을거야 코너에서 코너까지 몇킬로미터 정도의 스피드 차가 난다던가 하는...
• 유이치 : 그녀석 정도의 감각이 되면... 그렇겠군.
• 분타 : 그것이 반복돼서 어느정도 긴 구간이 되면 몇 초의 차이로 몇 미터 정도의 차간 거리가 벌어질 거라는 자세한 것 까지 알수 있어 팔육일 때는 아마도... 앞 유리창 너머로 도망치는 임프레자의 이미지가 분명하게 영상으로 보일거야.
• 유이치 : 왠지, 대단하군. 매일 배틀을 하는 드라이버는 프로중에서도 흔치 않을거야 그렇게 열심히 한다면 팔육과 임프레자의 차이를 처음보다 훨씬더 잘 알게 되지 않을까?
• 분타 : 그렇게 생각해?
• 유이치 : 응.
• 분타 : 하지만 잘 생각해봐. 타쿠미가 어느날 팔육을 타다가 뭔가 새로운 발견을 했다고 치자 그것이 지금까지와는 다른 주행라인이어서 몇 초의 콤마가 빨라졌다고 치자 하지만 다음날부터 임프레자도 같은 라인으로 달리게 되는거야.
• 유이치 : 힘들겠네. 어디까지가도 따라 잡을 수 없는 상대를 따라 가는거야?
• 분타 : 예전의 타쿠미는 팔육만이 절대적인 기준이었지만 그 기준이 하나에서 둘이 된것에 큰 의미가 있어 뭐랄까... 과장되게 말하면 테크닉의 세계관이 달라진거야. 점과 점을 연결하는 하나의 선상에 무한의 점이 있듯이 지금까지 몰랐던 사실을 알게 되면서 경험이 자신감과 기술을 만들듯이 타쿠미는 그렇게 해서 여기까지 온거야. 물론 앞으로도 그럴테지만...

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• 출처: http://bigzero.egloos.com/762522
• 제 글인줄 아셨죠...ㅋㅋㅋ 제 취미가 "공부"라니요... 그럴리가 있겠습니까... 아주 재미있게 본 글중 하나입니다...

천재를 만났을때

회사생활하면서 천재를 만났을 때 운이 없다라고 합니다.

근데 근심하지 마세요. 대다수의 천재는 성격이 괴팍하거나 단명한다고 합니다.

천재를 만나거덩 그가 앞으로 나갈 수 있도록 마음 편하게 비켜 주세요.

그는 곧 쓰러집니다.

하지만 진짜 운이 없는 경우가 있답니다.

그건 완벽한 천재를 만났을때죠. 머리가 좋은데다가, 일도 잘하고, 성격도 좋고, 거기다가 얼굴까지 잘 생겼죠.

그럴땐 정말 자신이 단명합니다.

그러나 이럴땐 이렇게 생각하랍니다.

"그와 함께 일하는 것에 자부심을 갖으라고...."

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• 출처: http://bigzero.egloos.com/745672
• 가만히 앉아서 읽다보니 은근히 공감이 가서리...ㅋㅋㅋ