2008년 5월 29일 목요일
2008년 5월 28일 수요일
Tips on using CPLDs to reduce system processor power consumption | Programmable Logic DesignLine
May 26, 2008
Tips on using CPLDs to reduce system processor power consumption
Mark Ng details how to use a low-power CPLD to offload operations of the microprocessor so it can stay in its low-power state longer.
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One of the most critical factors in designing portable electronics today is reducing overall system power consumption. With increased consumer expectations, portable devices require longer battery life and higher performance. Even power reductions on the order of 10mW are crucial to portable system designers and manufacturers.
Designers use several design techniques to significantly reduce overall system power consumption, such as:
* Reducing operating voltage;
* Optimizing system and CPU clock frequency;
* Eliminating spikes of large current consumption during the power up sequence;
* Efficiently managing system battery operation;
* Efficiently managing operating mode of system devices;
* Minimizing bus activity;
* Reducing bus capacitance;
* Reducing switching noise.
Many manufacturers today offer devices with power saving modes that temporarily suspend the device from its normal operation. These devices have the option to power down or transition to a non-functioning state if the device is not active for a specific amount of time.
This feature is available on many of today's microprocessors and MCUs. By taking advantage and managing the operating mode of large power consumers on a PCB, such as the processor, the overall power consumption of the system can be reduced significantly.
Reducing power consumption involves correct management of the operating mode of a device and designing a system to take advantage of the modes a device can operate within.
Offloading operations of the microprocessor allows it to stay in its low-power state for a longer amount of time. One way to reduce system power is to allow a low-power PLD, such as a CPLD, to manage these offloaded operations.
This article describes this possibility, along with types of operations that allow a processor to remain in a low-power state longer, thereby reducing system power consumption.
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| Figure 1: Shown is the typical power consumption of system components in a Web Pad application. |
Microprocessor modes
In some portable applications, the CPU can consume 30 percent of the overall system power. Figure 1 above illustrates the typical power consumption of system components in a Web Pad application.
Microprocessor power consumption can range from 720µW to 1W during normal operation. Microprocessor operating modes vary by part and manufacturer and include modes such as normal; run, sleep, suspend, standby, stop and idle operation.
Operating modes can vary in power consumption as much as 230mW between states. Normal operation of some low-power microprocessors can be as little as 250mW.
Figure 2 below illustrates the power consumption of the Intel StrongARM SA-1110 microprocessor operating modes. The power dissipation numbers shown in Figure 2 are determined by operating at 206MHz with a nominal external voltage supply of 3.3V and internal voltage supply of 1.8V.
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| Figure 2: Shown is the difference in power consumption of operating modes in a microprocessor. |
Operating modes of the StrongARM processor include normal, idle and sleep. In normal operation, the CPU is full-on, with the device fully powered and receiving active clocks.
In idle mode, even though power is applied to the CPU and other components, all clocks to the CPU are stopped, with only clocks to peripheral devices active. In sleep mode, power to the CPU and other peripheral components is disabled. Sleep mode disables all functions except the real-time clock, interrupt controller, power manager and general purpose I/O.
Microprocessors with power saving modes have an on-board power management controller. Operating modes allow the OS or software application to temporarily suspend the CPU. The microprocessor executes a series of instructions to place itself into a power saving state. Once in a power down mode, several components of the microprocessor can still respond to system interrupts.
Idle and sleep modes
For example, the idle mode of the StrongARM SA-1110 processor saves significant power, but certain modules remain powered, such as the LCD, memory and I/O controllers. Even though the clock to the CPU is stopped, peripheral modules are still active.
The idle mode can still consume a significant amount of power, on the order of 100mW. By placing the processor into the sleep mode, only active modules are powered to respond to interrupts and wake up signal requests.
Sleep mode consumes even less power than idle mode; current consumption can be less than 100mA. For a microprocessor to return to normal operation from a power down mode, an event must occur.
The following events can wake up the processor, but vary based on manufacturer, part, and current operating mode:
* Hardware reset;
* System interrupt;
* GPIO interrupt;
* Real-time clock interrupt; * OS timer interrupt;
* Peripheral interrupt;
* External wake-up signal.
Upon recognition of an enabled wakeup event, the microprocessor will begin a series of steps to wake up from a power down state. Figure 3 below illustrates the general flow for a processor waking up from a power down mode.
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| Figure 3: Shown is the general flow for a processor waking up from a power down mode |
CPLD design
Operating modes are using when the microprocessor is idle for a specific amount of time. When a microprocessor receives an enabled interrupt, the processor will respond to the interrupt request.
When the processor is responding to the interrupt, it will operate in its run or normal mode. Reducing the number of interrupts to the processor will increase the time the processor is in a power saving state. Ideally, if the microprocessor does not have any instructions to execute, it will remain in a power saving mode forever.
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| Figure 4: Using an external data acquisition device to offload interrupt requests required of the microprocessor will reduce overall system power. |
Inserting an external device to respond and handle system interrupts can reduce the operations required of the processor. By allowing the microprocessor to stay in its power down mode as long as possible, significant power savings can be realized.
Using a low-power PLD to supplement the microprocessor will save system power and increase system battery life. The industry's latest CPLD offerings simultaneously deliver high performance and low power consumption.
Standby current of a typical low-power CPLD is less than 100µA. Figure 4 above illustrates using a reprogrammable CPLD to interface to incoming system interrupts. Using an external data acquisition device to offload interrupt requests required of the microprocessor will reduce overall system power.
System interrupts
Depending on the end application for the processor, a variety of external devices may interrupt the processor. These interrupts include both data acquisition and data processing requests.
By separating data processing interrupts to the microprocessor, data acquisition interrupts can now be serviced by the external CPLD. Utilizing a CPLD to handle data acquisition interrupts will offload interrupt requests to the microprocessor and save power.
Categorization of the type of data acquisition interrupts to the CPLD will depend on the end application. Peripheral devices or incoming data demanding a response to incoming data can be classified as data acquisition interrupt requests. Data acquisition interrupts include:
* Memory access interrupts;
* Communication interfaces such as I2C, UART, SPI or ISA;
* GPIO interrupts;
* LCD interface interrupts.
This is not a complete list of interrupts that can be processed by the CPLD, but provides a starting point for the system design.
Operational flow
Figure 5 below illustrates the main operational flow for the design of a CPLD. Once a valid external interrupt is recognized by the CPLD, it will determine if it contains the functionality to process the interrupt.
Once the CPLD has processed the interrupt, it can assert an interrupt to the processor for any data processing requests needed. If the CPLD is unable to process the interrupt, the interrupt is passed to the processor. The CPLD also monitors the operating state of the processor.
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| Figure 5: Shown is the main operational flow for the design of a CPLD |
Functionality
The low-power CPLD design consists of an interrupt interface and controller to handle interrupt requests, the functionality to process the interrupt, and a processor interface. The main functions of the CPLD are as follows:
Interrupt interface. The interrupt interface of the CPLD receives all external device interrupt requests previously recognized by the microprocessor. The interrupt interface determines if the CPLD is capable of processing the interrupt request. The CPLD handles data acquisition interrupts that request data receiving and storage capabilities.
If the CPLD is unable to process the interrupt, the interrupt is passed to the microprocessor. The CPLD interrupt interface provides the masking capability for all interrupt sources and the ability to determine the interrupt source.
Programmable logic provides flexibility to change the trigger mode, which includes a high or low level and falling or rising edge sensitivity. The CPLD interrupt control registers are similar to the registers in the microprocessor.
Interrupt controller. The CPLD interrupt controller emulates the functionality that exists in the system microprocessor. The interrupt controller interprets from which device the data acquisition interrupt was received and initiates the processing of the interrupt.
The CPLD processes the data acquisition interrupt request that would have otherwise interrupted the microprocessor. The interrupt controller initiates the action to process the request. An example of this is an application where the CPLD is receiving data from a remote device.
The device is requesting to write the data being sent into memory. The CPLD interrupt controller recognizes a valid interrupt and initiates the memory interface to interpret the data. Peripheral device interfaces—The CPLD provides the interface to system devices that are needed in processing interrupt requests. Device interfaces that are needed are dependent on the end application.
When an external device interrupts the CPLD to read or write data into a memory component, that particular memory interface is needed in the CPLD design. The types of interfaces needed can range from memories to LCD interfaces to communication interfaces such as PCI, UART, SPI and ISA.
Microprocessor interrupt interface. The CPLD, like any external device requesting services of the processor, has the capability to interrupt the microprocessor.
The CPLD must be able to interrupt the microprocessor once a data acquisition operation is complete. The designer has the option to set the priority level of interrupt requests from the CPLD and whether or not interrupts received from the CPLD will wake the processor from a power down state.
Microprocessor operating mode interface. Depending on the system microprocessor, the CPLD will be able to recognize the operation state of the processor. Some microprocessors provide external pins that represent the current operating mode.
Depending on the CPLD and microprocessor design, the CPLD could recognize the current operating state of the processor and determine whether to assert an interrupt to the processor to execute a waiting interrupt.
For example, if a low priority interrupt is received by the CPLD and the processor does not need to transition from its low-power state, the CPLD can create a register indicating pending interrupts. Then when the processor wakes, the interrupt pending register can be read by the microprocessor.
Benefits
Figure 6 below illustrates the power savings that may be realized in a typical battery operated device using a leading-edge, low-power CPLD (left) vs. a standalone microprocessor design. The power requirements of the CPLD are minimal compared with the power savings realized by keeping the microprocessor in its low-power modes for a longer amount of time.
Standby current of a typical low-power CPLD is on the order of 100µA. The operating power consumption depends on the application and clock frequency.
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| Figure 6: Shown is the power savings that may be realized in a typical battery operated device using a leading-edge, low-power CPLD (left) vs. a standalone microprocessor design (right). |
For a 64-macrocell CPLD fully populated with 16bit counters and a 50MHz clock, ICC is around 10mA. Note that the actual power savings realized will depend on the system design, including the type of microprocessor and the CPLD design.
Along with power savings attained using a CPLD, interrupt response time is reduced. The peripheral device no longer has to wait the delay time for the microprocessor to wake from a power saving state.
Additional design savings that can be realized include:
* Reducing the number of interruptions to the processor;
* Reducing the number of processor wake-up cycles over a length of time;
* Reduction of clock frequency without impact on throughput;
* Running the processor at a lower frequency for data processing operations;
* Running the CPLD at a higher frequency for data acquisition operations.
Designing a power-sensitive application involves not only using software for power management, but utilization of hardware design techniques. Designing a low-power CPLD to keep a microprocessor in a low-power operating state longer can significantly reduce system power consumption.
Mark Ng is an Applications Engineer at Xilinx Inc.
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2008년 5월 27일 화요일
Emailing: 와이브로 장비 업계, ‘모처럼 활짝’
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| 와이브로 장비 업계, '모처럼 활짝' |
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| [ 2008-05-22 ] |
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| SK텔레콤이 와이브로 웨이브2 사용기술 개발과 본격적인 사업 추진 계획을 밝힘에 따라 그간 조바심을 태워온 와이브로 관련 장비업체들의 얼굴에 화색이 돌고 있다. 삼성전자나 포스데이타 등 주요 와이브로 장비 업체들은 국내 시장보다 해외시장 개척에 더욱 주력하는 모습을 보여 왔지만 SK텔레콤의 본격 사업 추진 선언에 따라 국내 시장에서도 상당한 수익을 기대할 수 있게 됐다. 현재 KT와 SK텔레콤이 발주할 물량만도 4000억원 수준이다. 이번 SK텔레콤 와이브로 웨이브2 서비스에는 삼성전자가 전량 장비를 공급하게 됐다. 삼성전자는 지난해 하반기 기존보다 전송속도를 2배 이상 높인 와이브로웨이브2 장비를 세계 최초로 개발, 이번에 SK텔레콤에 납품하게 됨으로써 국내는 물론 해외 진출에도 더욱 탄력을 받을 것으로 기대하고 있다. 삼성전자 관계자는 "이번 SK텔레콤 와이브로 웨이브 2 서비스 장비 공급을 차질없이 진행하며 이와 함께 기존에 진행중이었던 미국, 일본, 중동, 중남미 등에서 와이브로 사업을 더욱 확대할 것"이라며 "연내 유럽과 동남아 시장에도 진출해 전 세계로 사업영역을 확대, 와이브로를 세계의 통신기술로 부각시키기 위해 노력할 것"이라고 밝혔다. 와이브로 토털 솔루션 공급에 삼성전자와 양대산맥을 이루고 있는 포스데이타도 MIMO(Multi Input Multi Output) 기능을 추가하고 전송용량을 2배 이상 늘리는 등 기존 와이브로 웨이브 1 장비를 와이브로 웨이브 2 장비로의 업그레이드 막바지 작업을 곧 끝내고 출시할 계획이다. 포스데이타는 지난 4월 모바일 와이맥스 제품에 국제 공인인증을 획득하는 한편 지난해부터 미국, 일본, 동남아시아 등지의 통신사업자들과 상용장비 공급을 위해 현지에서 기술 검증을 위한 필드테스트를 추진하는 등 해외에서 적극적인 마케팅 활동을 펼쳐왔다. 포스데이타는 해외 와이브로 시장 개척에 더욱 힘을 쏟는 동시에 국내 와이브로 웨이브2 서비스 시장에도 적극적으로 대응한다는 전략이다. 이외에도 와이브로 중계기 등을 생산하는 서화정보통신, 기산텔레콤, 솔리테크 등도 와이브로 웨이브 2 장비 개발 및 판매를 더욱 확대한다는 방침이라 당분간 와이브로 웨이브 2를 둘러싼 장비 업체들의 경쟁은 보다 가속화될 전망이다. 전자신문인터넷 장윤정 기자 linda@etnews.co.kr |
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Emailing: KTF, 초소형 기지국 도입한다
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| KTF, 초소형 기지국 도입한다 |
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| [ 2008-05-26 ] |
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| KTF가 차세대 유무선 통신 통합(FMC) 핵심 장비인 '펨토셀'을 도입한다. KTF는 25일 가정용 초소형 기지국인 '펨토셀(Femtocell)'을 도입하기 위해 장비업체들에게 정보제안요청서(RFI)를 발송, 장비 평가를 진행중이라고 밝혔다. SK텔레콤은 물론 KT 등도 도입을 검토했지만, 실제 도입 절차를 진행하기는 KTF가 처음이다. 삼성전자, LG-노텔, 화웨이, 노키아지멘스 등의 장비업체가 KTF RFI를 받은 것으로 확인됐다. 이중 화웨이는 이미 장비 시험을 끝냈고, LG-노텔의 장비에 대한 시험을 진행중이다. 다른 업체들도 6월말까지 평가를 마무리할 예정이다. 가정용 초소형 기지국인 펨토셀은 당초 이동통신 커버리지를 확대하기 위해 개발했으나, 최근에는 유무선 통신 통합의 핵심 장비로 더 관심을 받는 장비다. 가정 내에 들어와 있는 브로드밴드망을 통해 이동통신 네트워크에 접속할 수 있다는 특성 때문이다. 이동통신과 인터넷서비스가 동일 접점에서 이뤄지는 것이다. KT와 KTF 합병이 조금씩 가시화하는 상황에서 펨토셀 도입이 유무선 통신 사업의 화학적 결합을 위한 가장 기초적인 인프라 구축이라는 점도 주목거리다. 장비 업체 관계자는 "RFI가 아직 많이 다듬어지지 않은 수준"이라며 "KTF 측에서는 일단 장비를 시험하면서 향후 사업 계획을 구체화하려는 것으로 보인다"고 밝혔다. KTF 측은 "아직 대규모 장비 도입을 위한 단계는 아니다"라며 "관련 업체를 대상으로 기술 수준을 점검하고, 산간지역의 3세대 이동통신(WCDMA) 커버리지를 확대하는 정도에서 도입을 추진하고 있다"고 밝혔다. 홍기범기자kbhong@ |
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2008년 5월 22일 목요일
Emailing: 알테라, 40nm FPGA와 HardCopy ASIC 최초 발표
Hi ~~~ 아니벌써?! 어쩌구 저쩌구 하는 노래가 갑자기 생각날 정도로 진짜 빠른 기술발전입니다그려...ㅋㅋ 그냥 별 뜻없는 F.Y.I... Thanks... C.W. :)
 | 신제품 |
| 인쇄: 파일을 선택한 후 브라우저 메뉴에서 인쇄하십시오. 알테라, 40nm FPGA와 HardCopy ASIC 최초 발표
알테라는 업계 최초로 40nm 공정기술이 적용된 FPGA와 HardCopy� ASIC을 발표했다.
각각 트랜시버가 탑재될 수 있는 40nm Stratix� IV FPGA와 HardCopy IV ASIC은 업계 최고의 로직 사이즈 크기, 성능 및 저전력을 제공한다.
Stratix IV 제품군은 Stratix III제품군보다 2배 더 많은 최대 680,000개의 로직 엘리먼트(LE)를 지원하는 가장 대용량의 FPGA 제품이다.
TSMC의 40nm 공정으로 제조되는 Stratix IV FPGA 제품군은 더욱 강화된 메모리와 DSP 자원을 보유한 Stratix IV E FPGA와 여기에 트랜시버까지 탑재된 Stratix IV GX FPGA의 두 가지 종류로 이루어진다.
Stratix IV GX FPGA는 최대 8.5Gbps에서 작동하는 최대 48개의 트랜시버를 제공함으로써 다른 어떤 FPGA의 대역폭보다 2배 넓은 업계 최대의 대역폭을 설계 디자이너들에게 제공한다. 또한 Stratix IV GX FPGA는 PCI Express 의 1, 2세대를 위한 하드 코어 IP지원을 하며, Serial RapidIO�, XAUI (DDR XAUI포함), CPRI (6G CPRI포함), CEI 6G, 인터라켄 및 이더넷을 포함하는 다양한 프로토콜들을 지원한다.
Stratix IV를 구성하는 제품들은 알테라의 특허 기술인 프로그래머블 전력 기술을 사용하여, 성능을 최대화하고 그 외의 부분에는 최저 전력을 사용하도록 로직, DSP 및 메모리 블록들을 최적화한다.
한편, HardCopy IV ASIC 제품군은 Stratix IV와 동등한 로직 사이즈 크기를 제공하며 최대 1,330만 개의 게이트를 보유하고 있다.
알테라의 이들 40nm 디바이스들은 유무선통신, 군사, 방송 및 ASIC프로토타입과 같은 많은 시장의 다양한 고성능 어플리케이션의 요구사항을 만족시킨다.
이와 더불어 알테라는 더욱 향상된 Quartus� II 디자인 소프트웨어와 40nm 제품에 최적화된 IP솔루션을 발표했다. Quartus II소프트웨어 버전 8.0은 디자이너들이 효율적으로 팀 디자인을 진행하도록 도와주며, 업계 최고의 성능, 로직 효율 및 최단 컴파일 시간을 통해 시장진입 시간을 앞당길 수 있도록 만든다.
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2008년 5월 8일 목요일
[CSR] 삼성전기와 절반 가격의 GPS 모듈 개발
Hi All...
This is just F.Y.I...
Thanks... C.W. :)
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제목: [CSR] 삼성전기와 절반 가격의 GPS 모듈 개발
날짜: 2008-04-03
- 삼성전기와 파트너십 체결하여 휴대폰, 미디어 플레이어 및 내비게이션용 위치기반 서비스 제공
CSR은 삼성전기와 파트너십을 체결하고 이를 통해 시중 가격의 절반에 해당하는 획기적인 내장용 GPS 솔루션을 개발하였다고 발표했다. CSR의 GPS 소프트웨어와 삼성전기의 모듈 하드웨어의 결합으로 개발 된 이 GPS 모듈 제품은 본 휴대폰, 미디어 플레이어 및 휴대용 내비게이션에 최고 수준의 위치기반 서비스를 제공할 것으로 기대되고 있으며, OEM 업체들이 빠른 시간 내에 GPS RF 설계를 구현하여 신속히 시장에 진출할수록 하는 이점이 있다.
미국 시장조사기관인 ABI 리서치(ABI Research)는 보고서에서 GPS 기능을 탑재한 모바일 기기 시장의 2008년 총수입이 500억 달러에 달할 것이며, 2012년까지 1천억 달러에 도달할 것이라고 발표하였다. CSR의 GPS 소프트웨어는 GPS 전용 베이스밴드를 제거하여 기존 경쟁사 대비 절반 이하로 모듈의 가격을 낮췄으며, 이는 제조업체에게 현재 높은 성장율을 보이며 성장하고 있는 GPS시장에 낮은 비용으로 진출할 수 있는 큰 강점을 제공한다.
9.8x9.8x2.15 크기로 제공되는 삼성전기의 GPS 모듈은 실리콘-게르마늄(SiGe) SE4120S GPS RF 칩셋을 기반으로 하며, 전압조절, RTC(Real Time Clock), 온도보상 크리스탈 오실리에이터(TCXO), SAW(Surface Acoustic Wave)필터 및 저잡음 증폭기(LNA)등을 내장하는 완벽한 GPS RF 서브시스템으로 전용 애플리케이션 프로세서로 구동되는 CSR의 GPS 소프트웨어와 결합할 경우, 이 시스템은 트래킹 감도 -159dBm을 달성하고 시스템이 완전 초기화된 상태에서 구동 시 소요 시간이 40 초 이내로 유지하는 등 높은 품질을 제공한다.
CSR 위치 추적 기술 사업부의 스튜어트 스트릭랜드(Stuart Strickland) 부사장은 "CSR은 대량으로 생산되는 애플리케이션에 GPS를 구현할 수 있도록 소프트웨어 아키텍처 기반의 저가형 GPS 디자인 솔루션을 이미 선보였으며, 업계를 선도하는 여러 모바일폰 및 소비재 전자제품 제조업체들로부터 많은 이목을 끌어왔다. CSR은 이제 삼성전기와의 파트너십을 통해 제조업체들이 겪고 있는 제품 설계 및 통합과정의 복잡성이나 리스트 및 개발 시간의 문제점들을 완벽히 제거할 수 있게 되었다. 그리고 이를 통해 우리는 더욱 다양한 범위의 고객들에게 저비용의 솔루션을 제시할 수 있게 되었다."라고 설명했다.
삼성전기 홍사관 상무는, "위치기반 서비스 시장은 2008년을 기점으로 붐을 이룰 것으로 예상되며, 그렇기 때문에 우리의 고객사들이 이러한 수요에 부응하도록 하는 것은 매우 중요한 사안이다. 삼성전기와 CSR의 GPS 소프트웨어 솔루션은 고객업체들이 요구하는 수준의 성능을 매우 낮은 비용으로 제공할 수 있도록 하기에, GPS 모듈 개발을 위한 CSR과의 파트너십 체결은 당연한 수순이다."라고 덧붙였다.
또한, 향후 출시될 제품들은 CSR의 블루투스 및 FM 기술을 모두 통합한 GPS를 탑재할 예정이다.
CSR은 지난 2월 바르셀로나에서 개최된 모바일 월드 콩그레스 2008에서 소프트웨어 기반의 GPS 기술을 시연한 바 있다.
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