2010년 3월 12일 금요일

TierLogic lifts the veil: another take on the 3D FPGA

Wednesday, March 10, 2010

TierLogic, yet another large and expensive FPGA start-up that has been in stealth mode for years, today unveiled a radical approach to increasing the density and utility of large programmable logic devices. Like previously-announced Tabula, TierLogic describes their design as a 3D FPGA. But the two approaches are totally unlike each other, and neither is related to the concept of 3D ICs—involving stacked dice and through-silicon vias—that is currently the hot topic in SoC-of-the-future circles.

TierLogic's big idea is elegant and audacious: increase the density of FPGAs by moving all the configuration memory—not the data memory or the look-up-table (LUT) memory, but the RAM cells that control the interconnect muxes—out of the silicon. Removing these memory bits by itself can cut die area—at least the die area occupied by logic fabric—more than in half, according to the company's vice president of sales and marketing, Paul Hollingworth. TierLogic employs this advantage to use a mature 90nm process node and still deliver a smaller die area than a conventional SRAM FPGA would require, making it possible to offer the FPGAs at about half the cost of equivalent conventional parts.

But those SRAM cells have to go somewhere. That's where TierLogic's foundry partner Toshiba comes into the picture. Toshiba has developed a unique back-end-of-line process that puts a layer of amorphous-silicon thin-film transistors (TFTs) on top of the interconnect stack. The proprietary process uses virtually none of the wafer's thermal budget, so it's compatible with advanced CMOS. Yet at 180nm dimensions Toshiba can produce sufficiently fast and dense TFT SRAM cells to accommodate all the configuration memory required for the FPGA below. And since the configuration SRAM just sits there providing steering bits to the muxes—no user delay paths pass through the configuration memory—the slower, more stable TFT SRAM has no impact on user timing, except for the significant benefit of allowing the active die area be much smaller.

So this is what TierLogic means by 3D: the chips have two separate layers of active circuitry. The substrate holds the logic cells, interconnect muxes, block memory, and other user-accessible features. The TFT layer on top of Metal-8 holds the configuration memory. The result is an FPGA that can be functionally equivalent to industry-standard devices, but potentially on smaller dice, and so significantly lower in cost and power. Hollingworth said that in practice, TierLogic parts will be about 30 percent denser than economy FPGAs and 2.6 times the logic density of high-end conventional devices. For reasons we'll discuss later, TierLogic is also claiming about a third better logic-cell utilization, so overall the company boasts over three times the logic density of existing high-end FPGAs.

There is a second major advantage to this two-layer implementation: ASIC conversion. Since the TFT SRAM cells are not in any user timing paths, TierLogic can replace the TFT layer with a simple metal layer containing hard straps to power and ground busses, and have no impact on user timing (except of course for eliminating the need for a power-up configuration mode.) Eliminating the TFT layer reduces cost further, creating a mask-programmed device that is functionally- and timing-equivalent to the field-programmable device, but cheaper. "This is the first time there has been an ASIC solution that really fits for volumes between a hundred and ten-thousand units," Hollingworth maintains.

The turn-around time for reducing a fuse map to a metal-mask and delivering the mask-programmed parts is four weeks. No redesign is necessary, nor should there be any need to reclose timing, although some customers will still have to requalify the parts. The quick turn-around is in part because TierLogic can bank all its wafers at Metal-8, and simply send the wafers to either the TFT line or to Metal-9 fabrication, as needed.

This capability gives TierLogic the equivalent of Altera's Hardcopy capability—with die size and cost intermediate between an FPGA and a cell-based ASIC—but without requiring the customer to redo timing closure with a new set of timing files. The company is underlining this point by offering to early adopters that TierLogic will do the conversion from an existing production or prototype FPGA design or ASIC design to a TierLogic metal-programmed part as a service. For a minimum order of 50k units the service is free. The company will give you complete pin-compatibility with your existing part for a small NRE, or throw pin-compatibility in as well on a 100k-unit minimum order.

The tool flow for the devices is familiar: Mentor Precision Synthesis followed by proprietary mapping, routing, and analysis. One interesting point in the mapping process is that TierLogic's LUTs are fracturable. If a path requires only a portion of a LUT—an inverter, say—the rest of the LUT is available to other nets. "Fracturing is known to be valuable—it improves our logic-cell utilization by 36 percent," Hollingworth said. "But if your configuration RAM is on your die, it's just too costly to support fracturing."

Apparently Tabula's announcement persuaded TierLogic to announce a little earlier than they had intended. The company is not ready to give detailed product descriptions yet. Hollingworth did say that the mask-programmed version of the parts is available today, so TierLogic invites interested prospects to register on their site and get more detailed information. The company has already done one design that includes an on-chip MIPS R4000 CPU implemented in the logic fabric, for example.

Hollingworth expects to ship engineering samples of the field-programmable part with the TFT SRAM layer by the end of June this year, but it will be a while longer before those devices are qualified for full production. There are still issues with TFT yield, he admitted, but the company has seen a new run that appears to solve the problem. It just has to be fully evaluated.

In the future, TierLogic has several options. Hollingworth said that the engineering team has done critical-dimension analysis that indicates the TFT approach will scale to at least the 40nm node, giving the idea lots of room for evolution. And there are at least two more revolutionary ideas afoot. First, since the TFTs are relatively low-performance devices processed at low temperature, the TFT layer is compatible with just about anybody's advanced CMOS process. So TierLogic can license a field-programmable logic fabric as IP for use inside a cell-based SoC. You could have your wafers built at your favorite foundry, passivated and shipped to Toshiba, who could strip the passivation and fabricate the TFT layer. Hollingworth said that the company has already had discussions along these lines with some prospects.

The second point Hollingworth mentioned is that Toshiba is looking at the laser-annealing process that is coming on-stream for the 32nm process node. Once the laser-annealing systems are developed and in place, the high-speed laser annealing could create the local high temperatures necessary to produce a much higher-performance TFT without impacting the thermal budget of the underlying wafer. This would in principle allow TierLogic to put not just configuration memory but signal-path devices such as embedded SRAM blocks and even some logic structures or analog circuits in the top layer, creating an even denser FPGA. But that is for the future.

© Reed Business Information, a division of Reed Elsevier Inc. All rights reserved.

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출처: http://www.edn.com/blog/1690000169/post/1870053187.html

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Tier Logic's Threefold Path

Wednesday, March 10, 2010

Tier Logic has gotten the occasional mention in this blog as a startup specializing in 3D interconnect, but after the splash made by players such as Tabula, NuPGA, and Abound, one could almost be tempted to ask what the company would do for an encore. But on the eve of Tier Logic’s official “architectural announcement” of March 10, Tier’s vice president of sales and marketing Paul Hollingworth clued me in on the company’s threefold path to profitability, which frankly makes a lot more tactical sense than what I’ve heard from other startups of late.

The company relies on relatively traditional configuration logic in a nine-layer-metal base, but adds TFT-based configuration SRAM in a third dimension, which can be replaced by the ninth layer of metal as a ROM configuration layer when committing a design to production. Tier Logic deliberately chose Toshiba as a process partner for its low-temperature amorphous silicon process, well-characterized in the display industry, as a more straightforward and economic alternative to polycrystalline silicon.

While nothing sounds radical from an architectural standpoint,  that is part of the point of providing designers multiple paths to design production, which carries the fringe benefit of giving Tier Logic multiple paths to profitability. Tier Logic is working with a core of customers today to convert traditional designs to its all-CMOS TierASIC devices. Within the second quarter of this year, Tier Logic will convert some existing designs to the TierFPGA device using TFT SRAM as configuration – and some of those designs may later convert to TierASIC if volume warrants. (Typical NREs for the ASIC conversion step will be less than $50,000.) By year’s end, as designers become familiar with the Mobius design suite that Tier Logic provided to first customers in early 2010, the company will accept verified designs as first-pass TierFPGAs, converting to the metal-characterized TierASIC when and if those customers desire.

Hollingworth got to play the ASIC-conversion game when he headed up the HardCopy effort at Altera. He said he was a little concerned about the number of FPGA startups being launched just as a major recession began, but examined the Tier Logic business plan and decided it had the best chance of actually carving a slice of market share from existing FPGA market leaders.

When Tier Logic can capture a customer’s attention, Hollingworth feels confident the smaller size and lower power dissipation of a TierFPGA can win customers from the Big Two. The Mobius suite, which uses standard capture and simulation tools, the Mentor Precision Synthesis package, and unique P&R and timing analysis tools from Tier Logic, offers a common flow for FPGAs and ASICs. The problem, as always, is gaining the customer’s mindshare as a startup. But Tier Logic figures its hurdles at breaking into the FPGA mainstream are less daunting than many FPGA startups, and the company may be right about that.

© Reed Business Information, a division of Reed Elsevier Inc. All rights reserved.

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출처: http://www.edn.com/fpgagurus/blog/890000689/post/1850053185.html

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2010년 3월 9일 화요일

Embedded FPGAs

December 29, 2008

Check here for the lastest How-To technical articles on Embedded FPGAs, PLDs and other configurable devices as compiled by our Embedded.com sister site.

By Bernard Cole

For your convenience, collected here the most recent How-To and Technical Insight articles on Embedded.com on field programmable gate arrays (FPGAs), programmable logic devices (PLDs), and other  reconfigurable devices and systems. We are constantly updating this list, so check back occasionally to see what's new:

2008

2007

2006

2005

For more information on designing with field programmable gate arrays, field programmable logic and other reconfigurable devices, go to the Programmable Logic DesignLine Web Site.

We will regularly be reporting on all aspects of this important trend on Embedded.com in the form of news, features, product stories, columns, commentary, in-depth technical and how-to articles.

We welcome your participation and would like to hear from you. If you are a developer, let us know what problems you are facing and the solutions you are considering. If you are a hardware or software vendor, we want to know what you have got in terms of building blocks and tools, how they work and how to use them.

We also want to know what kind of information you need and what kind of stories you need to read as well as the kind of stories and contributions you can write for the site.

Call me at 602-288-7257 or email me at bccole@acm.org

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출처: http://www.pldesignline.com/200001906

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2010년 3월 8일 월요일

Tabula FPGAs: this one could be game-changing

Monday, March 1, 2010

Tabula, a heavily-funded FPGA start-up led by a who's-who of FPGA- and EDA-industry insiders, this morning unveiled a new FPGA architecture that challenges fundamental assumptions about RAM-configured logic devices. Tabula claims it will deliver FPGAs that in the same device can offer 1.6 GHz clock rates on critical paths, logic and memory capacity comparable to the largest new devices from Altera and Xilinx, rich SerDes, DSP, and memory resources, and yet a die size small enough to sell at a fraction of Stratix IV or Virtex 6 prices. And, despite the startling claims, the devices will use a familiar tool chain and will look to the user like traditional FPGAs.

Such claims clearly require and explanation. Tabula is not claiming a revolution in process technology—the design employs fairly normal 40nm CMOS—or in logic architecture—to the user the Tabula devices will appear as an entirely familiar array of look-up tables (LUTs), latches, and configurable interconnect. Rather, Tabula's main innovation is to exploit brilliantly a growing imbalance in conventional FPGA implementation.

That imbalance is the disparity between the die area required by interconnect and that required by the logic elements and switches. By the 40nm generation, FPGA logic fabric has become a dense network of interconnect wires covering a very sparse array of LUTs, latches, multiplexers, and buffers. There is space on the silicon for more logic cells, but there is no room to get interconnect to them. You could make the LUTs, which are essentially 1x8 or 1x16 SRAMs, much larger, but studies have shown that his would not improve logic density for real designs. So while the lower routing and via layers are crowded, the space on the surface of the silicon is increasingly underutilized.

Tabula isn't interested in giving a detailed description of what they've done—they much prefer conceptual metaphors—but here's the idea. Instead of putting a single set of interconnect muxes, a LUT, and a latch in each logic cell, Tabula puts in eight of everything. Then they time-domain multiplex those eight sets of hardware on a 1.6 GHz master clock, so that the physical logic cell has a whole new personality—new interconnect routing, new LUT, and new latch configuration—every 600ps. Over the course of 5ns, the physical logic cell is, in effect, eight different logic cells.

Now the rest of the secret sauce. Tabula embeds transparent latches in the interconnect where it passes through the physical cell, and controls these latches with the time-multiplexing circuitry as well. So on each clock cycle, Tabula captures the state of the interconnect and logic cell in the latches. This allows the chip to pass the output of the LUT, for instance, to the input of the same or a nearby physical LUT on the next clock cycle. All the state that goes in flight during an eight-cycle sequence is available to drive cells on subsequent cycles. It is almost as if the FPGA had eight times as many logic cells as it actually does.

Tabula illustrates this concept as a three-dimensional chip of eight layers. Each logic cell connects to nearby cells around it on one layer, and to nearby cells above it on the next layer, in an expanding cone. In practice, users can visualize their design spread across the three dimensions, or mapped onto a single flat FPGA. However you choose to visualize it, you submit a netlist with timing constraints, and the tools map your nets across physical logic cells and interconnect, and across clock phases, to meet your constraints. Critical nets get mapped vertically, where they can often stay within one physical cell with essentially zero flight time. Nets with more slack get spread more widely across the die.

The architecture has several important implications. first, it packs about three times more logic into a given area than a conventional FPGA. Second, Tabula can emulate eight-port embedded RAM blocks by time-multiplexing the inputs and outputs of a single-port physical RAM, so the company can implement memory that is physically faster, denser, and lower in both static and dynamic power than the true eight-port blocks on a conventional high-end FPGA.

So yes, the claims on speed, density, and cost are plausible. Power is a more complex question. The devices implement a fine-grained clock-gating algorithm based on user signal activity, according to Tabula president and CTO Steve Teig. And the greater density means that the average interconnect length 80 percent shorter than on a conventional FPGA at the same geometry. Both of these factors sharply reduce dynamic power. But at the same time, there is the circuitry that manages the time-domain multiplexing activity, spread across the die in stripes and running at that 1.6 GHz clock frequency. "The net power compared to a conventional FPGA is design-dependent," Teig says. "The architectural overhead may or may not swamp out the savings."

So there is the story: speed, density, low cost. Tabula is aiming initially at the network switch sockets that make up the sweet spot of the high-end FPGA market. Presumably, the company will offer the configurations, on-chip peripherals, and IP those applications require. Specific product announcements should be coming soon, Teig says.

© Reed Business Information, a division of Reed Elsevier Inc. All rights reserved.

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출처: http://www.edn.com/blog/1690000169/post/1770052977.html?nid=2435&rid=8803234
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2010년 3월 4일 목요일

삼성전자, 자일링스 28나노 제품도 생산

기사입력 2010-02-23
삼성전자가 파운드리 사업 가속화에 나섰다.

삼성전자(대표 최지성)는 세계 최대 프로그래머블 반도체(FPGA)업체인 미국 자일링스와 28나노 공정 파운드리(반도체 수탁생산) 계약을 맺었다고 23일 밝혔다. 자일링스와의 이번 계약은 지난해 45나노에 이은 두 번째다.

현재 세계 파운드리 전문 반도체 기업에서 28nm 공정을 개발중인 기업은 TSMC, 글로벌 파운드리 2개사에 불과하며 올해 3분기부터 양산에 들어갈 것으로 알려졌다.

삼성전자는 자일링스의 고성능 FPGA 반도체를 28나노 HKMG(High-K Metal Gate) 공정으로 생산할 예정이다. HKMG 공정은 유전상수가 높은 신물질을 사용해 누설전류를 줄이고 동작속도를 향상시킬 수 있는 차세대 파운드리 기술이다. 28나노 HKMG 공정으로 제품을 제조하면 기존 45나노 공정 대비 소비전력을 50%까지 줄일 수 있고, 28나노 미세공정을 이용해 칩 집적도를 두 배 이상으로 향상시킬 수 있다고 삼성전자는 설명했다.

민정기 삼성전자 반도체사업부 상무는 "28나노 HKMG은 32나노 공정에 이은 두번째 HKMG 공정으로, 삼성전자는 현재 시스템LSI 전용 300㎜ 팹인 S라인에서 이 공정을 개발하고 있다"고 밝혔다. 삼성전자는 45나노 공정으로 자일링스의 '스파르탄(Spartan)-6 패밀리' 제품을 현재 양산 중이며 28나노 HKMG 공정 제품은 내년부터 생산을 시작할 예정이다. 삼성전자는 28나노 이후 차세대 공정도 개발 중이어서 조만간 경쟁사들을 앞지르겠다는 목표다.

삼성전자는 파운드리를 차세대 성장동력으로 육성하기 위해 올해 초 조직개편을 통해 파운드리 센터를 파운드리 사업팀으로 격상시킨 바 있다. 삼성전자는 조직 개편을 통해 개발부터 영업까지 하나의 조직에서 총괄, 시너지를 냄으로써 매년 2자리 수 이상의 성장율을 기록하겠다는 목표다. 시장조사기관인 IC인사이츠에 따르면 삼성전자는 지난해 파운드리 사업 매출이 전년대비 12% 줄어든 3억2500만달러로 파운드리 업계 9위에 올랐다.

윤건일기자 benyun@etnews.co.kr

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출처: http://www.etnews.co.kr/news/detail.html?id=201002230022
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2010년 3월 3일 수요일

알테라, 세 가지 신기술 결합한 28nm FPGA 연내 출시

알테라가 28nm 공정기술로 제작한 FPGA를 올해 안에 선보일 계획이다. 새로운 FPGA 제품군은 맞춤화가 가능한 하드웨어 IP인 '임베디드 하드카피 블록'과 부분적으로 재구성이 가능한 FPGA 영역, 그리고 28Gbps 성능의 트랜시버들로 구성된다. 이로써 소비전력과 비용 절감에 대한 요구 사항과 더 높은 시스템 대역폭 요건을 모두 충족한다는 게 알테라의 구상이다. NE-Korea

글_한덕선 기자(dshan@nekorea.co.kr)

모바일 인터넷과 FTTH, LTE/와이맥스 등의 가입자 수가 꾸준히 증가하고 HD 비디오 등 대용량 멀티미디어 데이터 전송이 점점 더 늘어나면서 대역폭 증대의 필요성이 높아지고 있다. 문제는 이를 이전과 비슷한 수준의 비용 및 전력 요건에서 처리해야 한다는 점이다.

지금까지는 무어의 법칙이 어느 정도는 통용되어 공정 노드를 축소함으로써 이러한 요구 사항을 해결할 수 있었다. 하지만 앞으로는 무어의 법칙 하나만으로는 이 문제를 해결할 수 없을 것으로 보인다. 누설 전류 문제를 외면할 수 없을 뿐만 아니라 아날로그 블록은 공정 축소로 쉽게 해결되지 않기 때문이다.

임베디드 하드카피 블록
알테라는 28nm 노드의 앞선 공정기술과 세 가지 혁신 기술을 함께 결합하여 이러한 요구에 대응하고자 한다. 혁신 기술에는 임베디드 하드카피(HardCopy) 블록, 부분 재구성 기술, 28Gbps의 트랜시버가 포함된다.

임베디드 하드카피 블록은 알테라 고유의 하드카피 ASIC 기술을 활용하는 맞춤형 하드 IP 블록을 말한다. 예컨대 특정 애플리케이션에 특화된 기능이나 독자적인 맞춤형 IP를 사용자가 일일이 프로그래밍하지 않아도 되게끔 한 것인데, 이를 통해 사용자는 타임투마켓을 앞당기고 개발 비용과 소비전력을 줄일 수 있으며, 알테라로서는 특정 시장 영역에 대응하는 다양한 제품들을 보다 신속하게 공급할 수 있다는 이점을 갖게 된다.

28Gbps 트랜시버 탑재
내장되는 트랜시버의 성능도 28Gbps로 향상되어 I/O 대역폭을 크게 늘리게 된다. 28Gbps 성능은 이전 세대 제품인 알테라의 40nm 스트라틱스 GT FPGA의 11.3Gbps 트랜시버보다 2배 이상 향상된 것이다. 트랜시버 성능이 높아지면 외부 부품 수와 I/O 핀 수를 줄일 수 있을 뿐 아니라 소비전력과 비용도 절감할 수 있다.

알테라의 제품 및 기업 마케팅을 담당하는 빈스 후(Vince Hu) 부사장은 "일례로 과거에 10Gbps 트랜시버 80개를 사용해야 했던 시스템 설계를 향후에는 25Gbps 성능의 트랜시버 32개를 사용해서 구현할 수 있다"며, "이 경우, I/O 핀 수가 80개에서 32개로 줄어듦으로써 보드 면적과 인터커넥션 등도 줄어들게 되며, 그 결과 제작 비용은 25~32%, 소비전력은 60%가 각각 저감된다"고 밝혔다.

'부분 재구성' 기능 지원
정상적으로 동작하는 FPGA의 구동에 아무런 방해도 주지 않고 해당 FPGA에 새로운 기능을 포팅하거나 시스템 업그레이드를 할 수 있는 기능도 추가된다. 이른바 '부분 재구성(Partial Reconfiguration)'이라는 기능이다. 알테라의 28nm FPGA는 크게 세 가지 기능 블록으로 구성되는데, 맞춤형 하드 IP인 임베디드 하드카피 블록과 고속 트랜시버, 그리고 재구성이 가능한 FPGA 영역이 그것이다. 이 가운데 재구성이 가능한 FPGA 영역은 디바이스가 동작하는 중에도 부분적으로 재구성이 가능하다. 알테라의 쿼터스(Quartus) II 디자인 소프트웨어 내에 포함되어 있는 점증적 컴파일(Incremental Compile) 디자인 플로우를 이용하면 부분 재구성 작업을 매우 간단하게 처리할 수 있다. 부분 재구성 기능은 소비전력과 비용을 절감할 뿐 아니라 작동하지 않는 기능들을 FPGA 내에 넣을 필요가 없게 만들어 로직의 실효 밀도를 높이는 효과도 제공한다.

빈스 후 부사장은 "최첨단 28nm 공정기술과 세 가지 혁신 기술들은 알테라 FPGA들의 밀도와 I/O 성능을 극적으로 개선시키고 ASIC 및 ASSP에 대한 경쟁력 우위를 더욱 강화시킬 것"이라며, "알테라는 이러한 혁신 제품들을 올해 안에 선보일 것"이라고 밝혔다.

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출처: http://www.nekorea.co.kr/article_view.asp?seno=6094

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[2/23, ARM] 고성능 디지털 신호 제어용 동급 최고 Cortex-M4 프로세서 출시

고성능 신호 처리와 업계 최고 MCU 기술의 강력한 결합으로 급속하게 성장하는 하이브리드 DSC 시장 공략

ARM (한국대표: 김영섭)은 오늘 첨단 MCU(마이크로컨트롤러) 애플리케이션을 위한 혁신적인 Cortex(코어텍스)™-M4 프로세서를 출시한다고 발표했다. Cortex-M4 프로세서는 업계 최고인 ARM® Cortex-M 프로세서 제품군의 장점을 유지하면서 동시에 디지털 신호 제어(DSC: Digital Signal Control) 애플리케이션에 고효율의 솔루션을 제공한다.

특히 새롭게 부상하고 있는 모터 제어, 자동차, 전력 관리, 임베디드 오디오 및 산업 자동화 시장용 플렉서블 솔루션(flexible solution)의 요구사항을 충족하기 위해 고효율 신호 처리 기능과 Cortex-M 프로세서 제품군의 특징인 초저전력, 저비용, 사용 편리성 등이 완벽하게 결합되었다.

Cortex-M4 프로세서는 단일 사이클 MAC(Multiply-Accumulate) 장치, 최적화된 SIMD(Single Instruction Multiple Data)장치, 포화 산술연산 명령어(Saturating arithmetic instructions) 그리고 옵션으로 단일정밀도(single precision) 부동소수점처리장치(FPU: Floating-Point Unit)를 내장하고 있다. 이러한 디지털 신호 제어 기능은 ARM Cortex-M 프로세서 제품군의 특징인 혁신적인 프로세서 기술의 바탕 위에 구축되었다. 주요 기능으로는 1.25DMIPS/MHz 를 지원하는 고성능 32-비트 코어, 최적의 코드 밀도를 실현하는 Thumb(썸)®-2 명령어, 뛰어난 인터럽트 처리를 위한 NVIC(Nested Vector Interrupt Controller) 등이 있다. 이외에도 프로세서 동작의 유연성 증대를 위해, MPU(Memory Protection Unit), 저비용 디버그/트레이스 및 통합 수면 상태(integrated sleep states) 등과 같은 기능도 포함되어 있다. 임베디드 개발자들은 최대 성능과 극도로 낮은 전력 풋프린트를 가진 강력한 최종 제품을 신속하게 개발 및 제공할 수 있게 될 것이다.

디지털 신호 처리(DSP) 기술 기반의 시장을 분석하는 최고의 시장조사기관인 포워드 컨셉(Forward Concepts) 회장인 윌 스트라우스(Will Strauss)는 “임베디드 시장에서 신호 처리에 대한 요구가 전용 프로세서에서 하이브리드 마이크로컨트롤러로 바뀌고 있다. 이러한 제품들은 최고 수준의 디지털 신호 제어 기능을 구현하면서 다른 처리 연산을 효율적으로 수행할 수 있는 유연성도 동시에 제공한다”면서 “최적의 디지털 신호 제어 처리에 필요한 모든 기능과 Cortex-M 제품군 프로세서의 검증된 저전력 성능이 결합된 Cortex-M4프로세서 출시로 ARM의 파트너사들은 이러한 변화 추세를 십분 활용하게 될 것”이라고 말했다. 

Cortex-M4 프로세서는 물리적 구현을 위한 가장 폭넓은 파운드리 및 기술 지원을 제공하는 ARM 피지컬 IP 포트폴리오의 지원을 받는다. 여기에는 초 저전력 구현을 목표로 하는 파트너를 위한 TSMC CE018FG(180ULL) 공정용 Cortex-M Low Power Optimization Package (저전력 최적화 패키지)도 포함된다.

고성능 MCU 급 장치를 목표로 하는 파트너들을 위해서는 ARM은 주요 파운드리 공정에 관한 피지컬 IP 솔루션도 제공한다. 차세대 MCU 장치에서 150MHz를 목표 주파수로 하는 경우에는 65nm 글로벌파운드리(GLOBALFOUNDRIES) 65LPe 공정용 ARM 피지컬 IP를 이용하면, 65K 이내의 게이트와 40µW/MHz 이하의 동적 전력 소모를 보이는 Cortex-M4 프로세서 표준 구현이 가능하다. FPU를 포함할 경우는 25K 개의 게이트만 추가하면 되며, 이를 통해 업계 최고의 면적 풋프린트 이내에서 가장 강력한 구현이 가능하다.

SIMD와 FPU용으로 확장된 업계 표준의 ARM 컴파일러를 포함한 Keil(카일)™ MDK-ARM (마이크로컨트롤러 개발 키트)를 통해 Cortex-M4 프로세서용 개발 툴 지원이 제공된다. MDK-ARM은 µVision®4와 완벽한 Cortex-M4 프로세서 명령 시뮬레이션과 함께 첨단 트레이스 기능을 통한 타겟 디버깅도 포함하고 있다.

또한, ARM 아키텍처를 기반으로 하는 제품과 관련하여 설계에서 제작까지 완전한 솔루션을 제공하기 위해 제휴한 기업들로 구성된 업계 최대 규모의 에코시스템인 ARM Connected Community(커넥티드 커뮤니티)™회원사의 개발 툴, 디버거, RTOS 등도 Cortex-M4 프로세서를 지원한다. (세부사항은 아래 참조).


CMSIS (Cortex Microcontroller Software Interface Standard)

Cortex-M4 프로세서는 Cortex-M 프로세서 시리즈를 위한 벤더에 비종속적인 하드웨어 추상 레이어(vendor-independent hardware abstraction layer)인 CMSIS(Cortex Microcontroller Software Interface Standard)에 의해 완벽히 지원된다. CMSIS는 주변장치와 실시간 운영 시스템(RTOS)용 프로세서에 일관되고 단순한 소프트웨어 인터페이스를 구현해준다.

ARM은 현재 CMSIS를 확대하여 Cortex-M4 프로세서 확장 명령어에 대한 C 컴파일러(Compiler)지원과 MCU사용자들을 위해 신호 처리 프로그램을 쉽게 만들어주는 최적화된 라이브러리를 포함하려고 한다. 이 라이브러리에는 디지털 필터 알고리즘과 수학, 삼각법, 제어 함수 등과 같은 일반 함수가 포함될 것이다. 디지털 필터 알고리즘은 필터 설계 유틸리티와 MatLab(매트랩) 및 LabVIEW(랩뷰) 와 같은 설계 툴 키트와 함께 사용하도록 되어 있다.

이외에도, ARM은 Cortex-M4 하드웨어 및 소프트웨어에 관한 일련의 교육 코스를 개발했다. 이 교육 코스는 프로세서 출시와 함께 제공되어 라이선스 업체들이 Cortex-M4프로세서를 자신의 설계에 효율적으로 통합하고 최소한의 위험과 가장 빠른 시장 출시시간으로 최대 시스템 성능을 구현할 수 있도록 지원 할 것이다.

NXP, ST마이크일렉트로닉스(STMicroelectronics), 텍사스 인스트루먼츠(Texas Instruments) 등을 포함해 5개 주요 MCU 반도체 회사들이 Cortex-M4프로세서의 라이선스를 취득했다.

NXP 반도체의 마이크로컨트롤러 제품 라인(Microcontroller Product Line) 본부장인 조프 리스(Geoff Lees)는 “본사의 ARM Cortex 포트폴리오에 ARM Cortex-M4프로세서가 추가됨으로써 본사의 Cortex-M3 와 Cortex-M0 프로세서 기반 장치를 보완하게 되었으며, MCU 커뮤니티에 엔드-투-엔드 솔루션을 제공할 수 있게 되었다”고 말하면서 “Cortex-M4 프로세서는 이제 새로운 수준의 마이크로컨트롤러를 구현하여 신호 처리 시장의 고성능, 저전력 요구를 충족한다”고 덧붙였다.

ST의 마이크로컨트롤러 사업부문의 32-비트 마케팅 매니저인 세미르 하다드(Semir Haddad)는 “Cortex-M4 프로세서 도입으로 집약적인 수학 연산을 요구하는 애플리케이션까지 Cortex-M코어 사용을 확대 할 수 있게 되었다”면서 “Cortex-M4 프로세서 기반의 제품 라인이 본사 STM32마이크로컨트롤러 라인을 보완하여 본사 고객들은 STM32 확장성과 고급 신호 처리 기능을 결합할 수 있게 되었다”고 말했다.

텍사스 인스트루먼츠의 전세계 스텔라리스(Stellaris®) MCU 마케팅 총괄인 쟝 앤 부스(Jean Anne Booth)는 “Cortex-M4 프로세서는 PID 루프를 생성하며 상위 레벨의 모션 컨트롤을 향상시키고 더욱 신뢰할 수 있게 해줄 뿐 아니라 개발자들이 효율적인 모터 제어로 매우 높은 에너지 절감을 실현할 수 있게 한다”며, “또한 랩뷰나 매트랩/시뮬링크와 같은 메타 랭귀지 툴을 사용하는 비-프로그래머(non-programmer) 들도 ARM MCU 사용에 제한이 없게 되었다. 추가로, 내추럴/네이티브 C와 C++ 애플리케이션도 사용가능하여, 워크스테이션/전화/일반 임베디드 프로세서와 딥 임베디드 시스템에서 동일한 알고리듬을 사용함으로써 개발 시간과 위험을 줄일 수 있다”고 덧붙였다.

ARM의 프로세서 사업 부문 마케팅 부사장인 에릭 숀(Eric Schorn)은 “ARM이 본사 프로세서 제품에 DSP 기능을 포함시키기 시작한지 어느 정도 시간이 지났으며, 애플리케이션 시장에서 굉장한 성공을 거두어 왔다. 그러나 딥 임베디드 장치용으로 디지털 신호 제어 기능을 갖춘 프로세서를 설계 한 것은 이번이 처음”이라면서 “Cortex-M4 프로세서는 모터 컨트롤, 의료 기기, 자동차에서 산업 자동화, 전력 관리, 오디오 애플리케이션에 이르기까지 점점 늘어나는 임베디드 애플리케이션의 늘어나는 신호 처리 요구를 충족하기 위해 설계되었다”고 밝혔다.

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출처: http://www.semiconnet.co.kr/news_read.asp?seno=6828

작성자: pldworld 시간: 오후 6:29 0 개의 댓글
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