QuickLogic backs away from FPGAs | Programmable Logic DesignLine

Source is http://www.pldesignline.com/201802983

QuickLogic backs away from FPGAs

By Mark LaPedus (08/28/2007 7:43 PM EDT)

PALO ALTO, Calif. - QuickLogic Corp. is backing away from the FPGA market, saying it will instead focus on an ASSP-like sector called customer specific standard products (CSSPs).

QuickLogic has been selling the PolarPro line of low-power, one-time programmable FPGAs, which competed against products from rivals Actel, Altera, Lattice and Xilinx.

But going forward, FPGA pioneer QuickLogic will no longer position the PolarPro line for mainstream FPGA applications. The company will continue to sell FPGA products to niche-oriented applications in the aerospace, military and related fronts.

"Our focus is not being a mainstream FPGA guy," said E. Thomas Hart, chairman, president and CEO of QuickLogic (Sunnyvale, Calif.), during a presentation here on Tuesday (Aug. 28).

Instead, the company will focus on what it calls CSSPs, which includes a recently-introduced controller line. But the company will no longer develop "mainstream FPGAs" in the market, following an uphill and unsuccessful bid in the competitive sector.

QuickLogic had a tough time competing against what Hart called the "Coke and Pepsi" in FPGAs: Altera and Xilinx. Compared to the FPGA giants, QuickLogic has been a small player in the industry, said Y. Edwin Mok, an analyst with Needham & Co. LCC. "They had a hard time competing against Altera and Xilinx," Mok said.

It also appears that QuickLogic bet on the wrong technology. QuickLogic announced samples of the PolarPro family in December of 2005 and delivered production silicon in 2006. At the time, the PolarPro family boasted a number of innovative architectural features, including an inactive power consumption of only 10-microAmps and special embedded first-in, first-out (FIFO) controller blocks.

The company had a tough time selling the FPGAs, which are based on a one-time programmable technology, Hart said. Customers wanted "re-programmable" solutions, he added.

Lackluster FPGA sales impacted the bottom line. In July, QuickLogic said revenue for the second quarter of 2007 was $8.4 million, up 35 percent from $6.2 million in the first quarter of 2007 and down 9 percent from $9.2 million in the second quarter of 2006. The year-on-year decline in revenue was due to lower new product revenue, according to QuickLogic.

Under generally accepted accounting principles (GAAP), the net loss for the second quarter of 2007 was $2.1 million, or minus $0.07 per share, compared with a net loss of $5.9 million, or minus $0.20 per share, in the first quarter of 2007 and a net loss of $1.7 million, or minus $0.06 per share, in the second quarter of 2006.

Going forward, the company will focus on CSSPs. The technology is somewhat like an ASSP. Unlike ASSPs, "this approach combines the high integration and performance of hard-logic design with the flexibility needed for customization," according to QuickLogic.

QuickLogic is positioning PolarPro as a CSSP. PolarPro will be sold into the mobile market, as well as the military market.

The company's big CSSP product is a host controller for mobile systems. Seeking to solve the "connectivity gap" in handheld products, QuickLogic in March launched a single-chip device into the emerging arena of integrated core-logic or host controllers.

The device, which is called ArcticLink, is a CSSP that can be configured to support several communications and peripheral protocols for handheld systems.

전자 메일 보내기: 보르도 신화 프린터에서 잇는다

보르도 신화 프린터에서 잇는다

삼성전자는 29일 초소형·초슬림 흑백 레이저 프린터 '스완(ML-1631K)'과 복합기 '로간(SCX-4501K)'를 선보였다.

삼성전자는 슬림한 디자인과 모던한 검은색을 채택해 기존 프린터 및 복합기와 차별화시킨 이들 제품으로 '보르도 TV' 때처럼 열풍을 불러일으키겠다는 계획이다.

두 제품은 모두 '슬림, 매끄러움, 조용함(Slim, Sleek & Silent)'을 기본 컨셉트로 하고 있다.

스완은 두께가 일반 레이저 프린터의 3분의 2수준인 12cm, 복합기 로간은 16.5cm로 세계에서 가장 얇다.

또 흰색과 회색 일색이던 프린터와 복합기의 상식을 깨고 외장을 검은색 하이그로시 재질로 선택, 모던한 느낌을 더했다.

삼성전자가 기존 설계 방식을 버리고 새로 1년간 개발기간을 거쳐 만들어낸 이 제품들은, 컬러와 디자인에 심혈을 기울이면서도 프린터의 기본 기능을 유지하는 것이 특징.

1분에 최대 16매를 인쇄할 수 있으며, 터치 버튼을 적용해 메뉴 조작이 간편하다. 토너 교체 및 종이걸림 문제를 쉽게 해결하기 위해 자동차 후드 모양을 본딴 덮개를 사용했다.

그외에도 사용자가 가장 많이 이용하는 주요 기능들만 모아 버튼의 수를 줄이고 급지 및 배지 부분을 제품 내부에 숨겨 깔끔하게 마무리했다.

[아이뉴스24 '07.08.29]

전자 메일 보내기: FPGA 양강 엇갈리는 제품 전략

F.Y.I.입니다... 참고로 Xilinx CEO인 윔 로렌츠氏는 얼마전 사임의사를 표명했다고 합니다... 당분간 새로운 수장이 결정될때 까지만 CEO 직을 수행한다는것 같습니다... Thanks... C.W. :)

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FPGA 양강 엇갈리는 제품 전략

[ 2007-08-13 ]

재설정가능반도체(FPGA) 업계 1, 2위인 자일링스와 알테라의 수익성 확보 전략이 엇갈려 눈길을 끈다. 12일 업계에 따르면 지난 수년간 FPGA의 가격이 하락함에 따라 자일링스는 '다품종 소량생산 시대'에 맞춰 저가 FPGA인 CPLD 비중을 높이고 있다. 반면 알테라는 다품종 대량생산 체제인 주문형반도체(ASIC) 분야로 눈을 돌리고 있다. 자일링스는 저가, 저전력 FPGA인 쿨러너 시리즈를 강화하고 있다. 쿨러너 제품군의 수익성은 고가 제품에 비해 낮지만 휴대형기기 등 다양한 제품으로 확장이 가능해 다품종 소량 맞춤형 생산시대에 적합하기 때문이다. 이를 통해 자일링스의 CPLD인 쿨러너 시리즈는 지난해 매출의 10% 가량을 차지했고 성장세가 최근 5년간 85% 의 성장을 기록했다. 쿨러너 시리즈는 MP3P, 휴대폰 등이 강한 국내에서 더 강세를 보여 국내매출의 40% 가량을 차지할 정도다 자일링스코리아 안흥식 지사장은 "저가 FPGA 외에도, DSP, 마이크로 프로세서 등 고가 제품군으로 확대도 꾀하고 있다"고 밝혔다. 알테라는 지난 2005년부터 상용화 기간이 짧고, 대량생산 체제에 적합한 제품으로 ASIC을 선택, 하드카피 시리즈를 내놓고 있다. 하드카피는 FPGA의 작동이 확인되면 모든 쓸모없는 회로와 게이트를 빼고 좀더 작은 면적의 웨이퍼를 사용해 마스크타입의 회로로 만드는것. 알테라코리아 임영도 지사장은 "SoC시장이 발달하면서 양산용 ASIC 형태 칩 요구가 늘고 있다"며 "하드카피 매출이 전체의 5%에 불과하지만 시장이 확대될 것으로 본다"고 밝혔다. 그는 "국내도 휴대단말기, 가전, 셋톱박스 등을 중심으로 하드카피 제품군이 확산될 것"으로 전망했다. 양사의 서로 다른 제품 전략이 기업 CEO의 이력과도 상통한다는 지적도 있다. 자일링스의 회장인 윔 로렌츠가 컴퓨터 회사인 HP를 거쳐 지난 96년 취임한 이래 FPGA 분야만을 이끌어와 한우물을 파고 있다는 것. 반면 알테라의 존 단 회장은 지난 2000년 취임전까지 ASIC 전문업체인 LSI로직에서 20여년간 몸담으며 ASIC 시장을 누구보다 잘 알고 있기 때문에 시장 접근이 보다 쉬웠다는 설명이다. 　 이경민기자@전자신문, kmlee@

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Useful Links

1. BLUETECHNIX - uClinux and uBoot for Blackfin DSP Core Modules Support Page, http://www.bluetechnix.at/rainbow2006/site/334/Default.aspx
2. BLUETECHNIX - Tinyboards : Blackfin / Freescale Processor Modules and Development, http://www.bluetechnix.at/rainbow2006/site/downloads/software/306/software.aspx
3. Scanseer - The JTAG Boundary-Scan (IEEE 1149.1) Software for Hardware Designs Debug and Test, http://www.scanseer.com/

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TI, ZigBee� 무선 센서 네트워킹용 위치 검색 SoC 출시

 

 

TI 코리아(대표이사 손영석, www.tikorea.co.kr) 2007년 7월 12일 TI는 저전력 ZigBee�/IEEE 802.15.4 무선 센서 네트워킹 애플리케이션을 타깃으로 하며, 하드웨어 위치 엔진을 탑재한 시스템온칩(SoC) 솔루션 CC2431을 출시했다. TI의 칩콘(Chipcon) 제품 계열인 이 제품은 자산 및 장비 추적, 재고 관리, 환자 모니터링, 원격 제어, 보안 및 위탁 관리 네트워크 등의 애플리케이션에 적합하다. 이 제품은 TI의 우수한 ZigBee 프로토콜 스택, Z-Stack™을 통해 지원된다. (보다 자세한 사항은 http://www.ti.com/cc2431-pr 참조)

CC2431은 저전력 RF 애플리케이션용 SoC 솔루션 CC2430을 기반으로 하고 있다. 두 제품은 고성능 8051 마이크로컨트롤러, 최대 128kB의 플래시 메모리, 8kB의 RAM, 소형 7x7mm 패키지 등 다양한 기능을 갖춘 CC2420 RF 트랜시버 코어의 뛰어난 성능이 모두 결합됐다.

새로운 CC2431에 탑재된 RSSI 기반의 위치 엔진은 CC2430 기반의 레퍼런스 노드에서 받은 신호의 세기로, 노드 위치를 정확하게 계산한 다음, 컴퓨터, PDA, 핸드셋 등으로 위치 정보를 전송한다. 이 성능은 중앙 위치관리 시스템보다 네트워크 트래픽과 통신 지연 현상을 감소시킨다. 일반적인 애플리케이션에서는 3~5 미터의 정확도를 달성한다.

TI 고성능 아날로그 사업부, 아트 조지(Art George) 수석 부사장은 "Z-Stack과 결합된 CC2431은 경쟁력 높은 ZigBee 솔루션을 제공해, 칩콘 제품라인의 선두주자가 될 것이다. 고객은 이 제품을 통해 보다 신뢰성 높고, 견고한 무선 네트워크를 개발할 수 있을 것이다. 그리고 보다 빨리 제품을 출시할 수 있으며, 비용도 최소할 수 있다"고 말했다.

TI의 Z-Stack 프로토콜 소프트웨어는 ZigBee 2006 사양으로 설계되었으며, CC2431, CC2430, CC2420+MSP430 플랫폼 등의 다양한 플랫폼을 지원한다. Z-Stack은 ZigBee 테스트 기관인 독일 튜프 라인란드(TUV Rheinland)에서 ZigBee 얼라이언스의 '골든 유닛(golden unit)'을 획득했으며, 전세계 수천 명의 ZigBee 개발자가 이를 이용하고 있다. Z-Stack은 www.ti.com/zigbee에서 무료로 다운로드 할 수 있다.

출시일정 및 가격
CC2431은 현재 샘플 공급 중이며, 2007년도 3분기 중에 양산될 예정이다. RoHS를 준수하는 7x7mm QLP-48 패키지로 제공되며, 1,000개당 $6.45이다. CC2430은 현재 양산되고 있으며, TI 및 공인 대리점을 통해 구입할 수 있다. ZigBee 개발 키트 CC2431ZDK를 이용해 즉시 개발을 시작할 수 있다.

저전력 RF 개발자 네트워크
TI의 저전력 RF 개발자 네트워크는 추천 업체, RF 컨설턴트를 비롯해 하드웨어 모듈 제품 및 설계 서비스를 제공하는 독립적인 디자인 하우스로 구성되어 있다. 고객들은 이 네트워크를 이용해 하드웨어 설계, 모듈, 임베디드 소프트웨어, 게이트웨이, 커미셔닝 툴을 지원하는 최적의 파트너를 찾을 수 있다. www.ti.com/lprfnetwork에서 이용할 수 있다.

ZigBee: 작업을 단순하게 하는 무선 제어
TI는 신뢰성이 높고 비용 효율적이며, 저전력의 무선 네트워크가 가능하고 세계 표준에 적합한 모니터링 및 제어 제품을 만들고 있는 ZigBee 얼라이언스의 프로모터 회원이다. 현재 전세계의 많은 기술 제공업체 및 제조업체들이 ZigBee 얼라이언스의 회원으로 등록되어 있다. (보다 자세한 정보는 www.zigbee.org 참조)

 

출처: http://www.tikorea.co.kr/news/tik_news.asp?num=782

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Emailing: '㎡'→'평' 환산 어려우시다고요?

 

'㎡'→'평' 환산 어려우시다고요? '●●㎡/3=△▲ →△▲-△=약 00평' 김익태 기자 | 07/04 14:29 | 조회 20706     7월부터 '평'의 사용이 금지됨에 따라 토지·아파트·건물 등의 넓이는 반드시 제곱미터(㎡)를 써야 한다. 정부가 1년간 홍보에 심혈을 기울였지만, 수십년간 '평' 개념에 익숙해진 소비자들에게 '평'을 '㎡'로 환산하는 것이 쉬운 일이 아니다. 하지만 '㎡'로 표기된 것을 대략 '몇 평'인지 쉽게 알 수 있는 방법이 있다. 이를 사용하면 대략 과거 익숙했던 '평'으로 환산하는 데 큰 어려움이 없다. 1평은 대략적으로 가로와 세로 각각 1.818m로 3.305㎡다. 따라서 휴대폰이나 계산기가 있을 경우 '㎡'로 표기된 숫자를 3.3으로 나누면 환산이 가능하다. 예컨대 100㎡을 3.3으로 나누면 약 30평이 된다. 같은 방법을 사용하면 85㎡은 약 26평이 된다. 3.3으로 나누는 것이 어렵게 느껴진다면 '㎡'로 표기된 숫자를 '3'으로 나누고 그 결과에서 앞자리 숫자를 빼면 대략 평수가 나온다. 예컨대 120㎡을 '평'으로 환산하려면 일단 '3'으로 나눈다. 그 결과 나온 수치가 '40'으로 여기서 앞자리 숫자 '4'를 빼면 약 36평이 된다. (120㎡/3 = 4 0 → 40 - 4 = 약 36평) 100㎡을 같은 방법을 사용하면 약 30평이 나온다.(100㎡/3 = 약 3 3 → 33 - 3 = 약 30평) 단, 이 방법은 15평에서 90평에 한정해서 사용 가능하기 때문에 특히 아파트의 경우 유용하다. <저작권자 ⓒ '돈이 보이는 리얼타임 뉴스' 머니투데이> All Right Reserved by MoneyToday, Copyright 2004 emanager@moneytoday.co.kr tel (02) 724.7700 fax (02)724.7709

Lattice expands support for open source LatticeMico32 embedded soft microprocessor core

Device support for LatticeMico32 embedded soft microprocessor core now includes the new LatticeXP2 FPGA family, expanded software development support, and peripheral IP.
By Clive Maxfield

Programmable Logic DesignLine
(07/24/2007 1:21 PM EDT)

Lattice Semiconductor has announced expanded support for its LatticeMico32 32-bit embedded RISC microprocessor, an open source, soft IP core optimized for Lattice Field Programmable Gate Arrays (FPGAs).

Availability of this enhanced solution, including new development tool and peripheral IP support, coincides with the release of Lattice's ispLEVER version 7.0 design tool suite. Core optimization for the new non-volatile LatticeXP2 FPGA family, the industry's first "true" 90 nm FPGA using on-chip Flash technology, is also now available.

"System designers are enthusiastically embracing our open source LattticeMico32 microprocessor platform solution," said Stan Kopec, corporate vice president of marketing. "The processor and peripheral capabilities of the LatticeMico32 system, combined with the unique silicon features in our non-volatile LatticeXP2 FPGA family, provide a simpler and more efficient way for system designers to create products that must retain configuration and dynamic state information between power-up cycles."

The LatticeMico32 soft core on the LatticeXP2 FPGA
The LatticeXP2 FPGA combines Flash and SRAM technology on a single 90 nm die, enabling unique capabilities such as "instant-on" operation, encrypted design security and flashBAK block RAM back-up. The LatticeMico32 processor, in combination with the LatticeXP2 devices, provides these benefits to designers:

• Instant Code Execution - By taking advantage of the high-speed configuration of the LatticeXP2 devices (~1 ms), the microprocessor can begin code execution almost immediately upon device power-up.
• flashBAK – The previous operating context, both logic configuration as well as RAM contents, is available to the microprocessor at power-up through use of the unique flashBAK feature found in the LatticeXP2 devices. This feature allows the microprocessor to store important information, such as error codes or performance conditions, into non-volatile memory before power down. At power-up the information is automatically reloaded into the microprocessor memory to resume operation.
• Security – Security of design code (both microprocessor software and FPGA hardware) is inherently high because configuration data is stored in on-chip Flash. In addition, LatticeXP2 devices offer other security and protection features, such as 128-bit AES encrypted design bitstream support and a keyed "Lock" feature that protects against accidental or unauthorized device programming.

Enhanced software development tool flow
Lattice's ispLEVER design tool suite version 7.0 has expanded support for software coding and debug with the addition of new tools to the Integrated Development Environment (IDE):

• Code Trace – a tool that allows a programmer to trace the execution of program source code for debug.
• Standard Make C and C++ Projects – provide support for programmers to create Standard Make projects, in addition to the existing Managed Make, wizard-driven project creation process.
• Small C library – based on the Newlib C library source, Small C focuses on efficient compilation for embedded applications.

Additional peripheral IP cores
Several new and updated peripheral IP cores are available with the release of ispLEVER 7.0 for use with the LatticeMico32 processor. These user configurable designs include:

• DDR2 SDRAM Controller – Double Data Rate 2 (DDR2) Synchronous Dynamic Random Access Memory (SDRAM) Controller.
• Tri-Speed MAC – Ethernet Media Access Controller operates in Gigabit or Fast Ethernet (10/100 Mbps) modes.
• Single Data Rate (SDR) SDRAM Controller – now available on the LatticeXP2 devices for use with the LatticeMico32 processor.
• SPI Flash ROM – the Serial Peripheral Interface (SPI) Flash memory controller provides an invisible interface between a LatticeMico32 microprocessor and an external, industry-standard SPI Flash chip.

These peripherals join a number of LatticeMico32 peripheral functions previously introduced, including Timer, UART, GPIO, DMA controller and other blocks.

Pricing and availability
The LatticeMico32 System development tools are available now for the LatticeSC, LatticeSCM, LatticeXP, LatticeXP2, LatticeECP2, LatticeECP2M, LatticeECP, and LatticeEC FPGA families. The tools can be downloaded at no charge from the LatticeMico32 Center (Click Here for more details).

Lattice's Standard LatticeXP2 development board can be used for LatticeMico32 development and is priced at $695. The ispLEVER design tool kit for Windows is priced at $895.

Emailing: [VHDL] 03 - 클럭 위상차 만들기

 

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[VHDL] 03 - 클럭 위상차 만들기

하드웨어

2005/12/30 15:26

http://blog.naver.com/too_unique/100020646392

로직을 구성하다 보면, 속도 문제나 타이밍 문제가 발생할 경우 클럭의 속도를 조정해야 할 필요가있다. 시스템 클럭을 VCO(Voltage Control Oscilator)에서 4분주하면, 클럭의 속도 조정을 반클럭 단위가 아니라 1/4클럭 단위로 조정 할 수 있어서 속도 향상이나 타이밍 조정을 좀더 쉽게 할 수 있다.

 

-- Clk_Gen.vhd

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

Entity Clk_gen is
    Port(
  clk_in : in std_logic;    --클럭입력
  div2_r : out std_logic;   --2분주 라이징 에지
  div2_f : out std_logic;   --2분주 폴링 에지
  div4_r : out std_logic;   --4분주 라이징 에지
  div4_f : out std_logic;   --4분주 폴링 에지
          );
End Clk_gen;

Architecture arch_Clk_gen of Clk_gen is
 signal div2_re : std_logic := '0';
 signal div2_fe : std_logic := '0';
 signal div4_re : std_logic := '0';
 signal div4_fe : std_logic := '0';
Begin
 div2_r <= div2_re;
 div2_f <= div2_fe;
 div4_r <= div4_re;
 div4_f <= div4_fe;

Clock_div : Process(clk_in)
 Begin
  If clk_in'event and clk_in = '1' then
   div2_re <= not div2_re;
   --rizing-falling edge가 바뀐것은 클럭 이벤트와 동시에 판단하고, 이전값이 기준이므로
   If div2_re = '1' then
    div4_fe <= not div4_fe;
   Else
    div4_re <= not div4_re;
   End If;
  Elsif clk_in'event and clk_in = '0' then
   div2_fe <= div2_re; --폴링에지는 항상 라이징에지 뒤에 오게 하기위해서 라이징에지값 이용
        End If;
    End process;
 End Process;
End arch_Clk_gen;

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[VHDL] 02-홀수클럭 분기

하드웨어

2005/12/28 11:50

http://blog.naver.com/too_unique/100020599423

홀수 클럭 분주는 짝수 클럭의 분주와는 조금 다른 프로세스를 거치게 됩니다.

짝수 클럭분주에서는 원하는 클럭의 절반까지만 카운트 하면 되지만, 홀수에서는 원하는 클럭 만큼 카운트 해야 문제 없이 분주가 이루어 지기 때문에 사용되는 어레이가 좀더 늘어나게 됩니다.(물론 다른 방법을 사용해서 줄여주는 방법도 있지만 기본적인 정석으로 설명할까 합니다.)

또한 홀수분주의 클럭 카운터에서는 라이징 에지와 폴링 에지를 모두 이용해야 하므로, 두개의 프로세스로 나누어서 구성해야 합니다.

VHDL에서는 하나의 프로세스에서 동일한 신호가 라이징 에지와 폴링에지를 모두 이용할 수 없기 때문에 별도의 신호를 만들어서 동작하도록 해야 하기 때문입니다.

 

아래는 5분주를 하는 클럭의 코드 입니다.

-- Clk_Gen.vhd

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

Entity Clk_gen is
    Port(
  clk_in : in std_logic;    --클럭입력
  div5 : out std_logic    --5분주 클럭
          );
End Clk_gen;

Architecture arch_Clk_gen of Clk_gen is
 signal cnt_div : std_logic_vector(2 downto 0) := "111";
 signal div_temp : std_logic := '0';
Begin
counter : Process(clk_in)
 Begin
  If clk_in'event and clk_in = '1' then
   cnt_div <= cnt_div + '1';
   If cnt_div = 4 then
    cnt_div <= "000";
   End If;
 End If;
    End process;
div5_clock : Process(clk_in, cnt_div)
 Begin
  If (cnt_div > 2 or (cnt_div = 2 and clk_in = '0')) then
   div5 <= '0';
  Else
   div5 <= '1';
  End If;
 End Process;
End arch_Clk_gen;

 

확실히 검증까지는 안해봐서 에러 없이 동작 하는지는 확인을 안해봤네요 하지만 문제는 없을 것이구요.

 

대신 다른 문제점이 숨어 있습니다.(공부하는 초반에는 걱정할 필요가 없긴 합니다만, 실제 구성에서는 매우 치명적인 문제가 될 소지가 있지요)

문제는 역시 폴링 에지를 이용하는 클럭 반전 위치 에서인데요.

이부분을 처리하는 과정에서 위의 코드를 그대로 쓴다면, 프로그램이나, 실제 사용할 FPGA, CPLD등의 게이트 성능에 따라서 게이트 시간 차에 의한 클리핑이 발생할 수 있습니다.

이 결과를 확인하는 방법은 역시 시뮬레이션인데 폴링에지에서 반전되는 클럭을 확대해서 보시면 나올 수도 있습니다.

Emailing: [VHDL]01-클럭 짝수분주

 

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[VHDL]01-클럭 짝수분주

하드웨어

2005/12/26 10:55

http://blog.naver.com/too_unique/100020557554

VHDL을 하면서 가장 처음 접하는것이 클럭 분주일 것입니다.

가장 간단하면서도 가장 많이 쓰이고, 가장 중요한 것이기 때문이지요.

 

짝수분주는 단순히 자신이 원하는 분주의 수를 반으로 나눠서 그 위상을 반전시켜주기만 하면 아주 간단 합니다.

물론 분주의 숫자가 커지면 카운터를 사용하는것이 간단하게 구성되지만, 2분주나 4분주 같은경우에는 굳이 카운터를 쓰지 않아도 되지요..

 

2분주를 하기 위해서 필요한건 사실 FF하나만 쓰면 되니까 정말 필요한건 거의 없구요.

우선 2분주의 예를 보겠습니다.

 

-- Clk_div2.vhd

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

Entity Clk_div2 is
    Port(
  clk_in : in std_logic;    --원 소스클럭 입력

  reset : in std_logic;     --초기화를 위한 리셋입력
  div2 : out std_logic      --2분주된 클럭 출력

          );
End Clk_div2;

 

Architecture arch_Clk_div2 of Clk_div2 is
Begin
Clock_div : Process(clk_in)
 Begin

  If reset = '1' then

    div2 <= '0';

  ElsIf clk_in'event and clk_in = '1' then
    div2 <= not div2;
  End If;
 End process;
End arch_Clk_div2;

 

아키텍쳐 부분에서 해주는것 없이 아주 간단하게 해결되지요??

그저 클럭이 high로 바뀔때마다 출력되는 div2의 값을 반전만 시켜주면 2분주가됩니다.

4분주의 경우에는 ElsIf 안에 한번 더 div2가 바뀔때마다 반전 시켜서 출력해 주면 끝이구요..

그 이상의 경우에도 마찬가지 방법을 적용하면 됩니다. 하지만 숫자가 늘어나면 자신도 햇갈리니까 카운터를 쓸 수 밖에 없겠지요??

그럼 이제 카운터를 사용한 16분주를 구성해 보겠습니다.

16분주로 구성하려면 카운터는 8까지 셀 수 있어야 하니까 3비트 카운터가 있어야 되겠군요.

-- Clk_div16.vhd

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

Entity Clk_div16 is
    Port(
  clk_in : in std_logic;    --원 소스클럭 입력

  reset : in std_logic;     --초기화를 위한 리셋입력
  div16 : out std_logic    --16분주된 클럭 출력

          );
End Clk_div16;

 

Architecture arch_Clk_div16 of Clk_div16 is

  signal cnt8 : std_logic_vector(2 downto 0); --8개를 세기 위한 3비트 카운터
Begin
Clock_div : Process(clk_in)
 Begin

  If reset = '1' then

    div16 <= '0';

    cnt8 <= "111";                                      --카운터 값을 초기화(리셋이 풀리면 카운터 값이 0이 되고, 이 첫클럭에서 분주를 시작하도록 하기위해서 111을 초기값으로 했습니다.)

  ElsIf clk_in'event and clk_in = '1' then

    cnt8 <= cnt8 + '1';
    If cnt8 = "000" then

      div16 <= not div16;

    End If;
  End If;
 End process;
End arch_Clk_div16;

이것도 역시 엄청 간단하지요??

짝수분주는 위의 예문처럼 아주 간단하게 해결됩니다...

음.. 하지만 위의 카운터를 사용한 16분주에는 정확히 자신이 원하는 결과는 나오지 않을 겁니다.

힌트를 드리자면, 리셋이 풀리면서 첫클럭이 들어올 때 동작한다는 내용이지요.

그래도 클럭은 정확히 16분주가 되지만 첫번째 클럭부터 동작하지는 않는다는 것이지요(사용하는 프로그램에 따라서 000에 반전되는것과, 001에 반전되는것이 있을껍니다.)

이에 관한 내용은 우선 이유를 생각해 보시길... 물론 여기에 관한 내용도 다른 주제로 여기에 올릴 예정 입니다.

2007 제12회 '바다의 날' 기념 마라톤 대회

지난 6월2일, 3월 31일 2007 전마협 하남 하프마라톤대회 이후 두번째로 도전하는 10Km 마라톤... 역시나 힘들어 죽을뻔 했슴...^^;

YouTube - Canon - Trace Bundy

http://www.youtube.com/watch?v=FRWU2DysF30

10 Years Old South Korean Boy Copy 'Canon' in one week.

Eleven Engineering Incorporated

http://www.elevenengineering.com/

Wireless Solutions & Semiconductor Technology

Eleven Engineering is a fabless semiconductor company specializing in wireless baseband processors and digital wireless audio modules. Leveraging the multithreaded technology of its XInC™ family of wireless processors, Eleve n has become a global leader in digital wireless audio. The Squeak product line of wireless digital audio modules ship in the WHAM2 form factor which is small and highly integrated to provide designers, developers, and manufactures with drop-in solutions for a wide range of wireless audio applications. All Squeak products employ Eleven's unique adaptive frequency hopping algorithm; WFD (Walking Frequency Diversity) to deliver superior audio quality of service (QoS), even in the crowded 2.4 GHz band. Eleven also offers evaluation kits, development kits, reference designs, and engineering services to facilitate easy integration and reduce time to market.

Silicon
XInC - wireless processor
XInC2 - wireless processor with built-in audio features

Digital Wireless Audio
Squeak 1.5 - high performance digital wireless audio
Squeak 1C - low-power digital wireless audio

Partner Information
Microlinear - RF front-end for Squeak 1.5
Chipcon - RF front-end for Squeak 1C
Texas Instruments - Audio market products

Home - VHDL Dev - Your home for VHDL development resources and assistance

http://www.vhdldev.com/

 

VHDLDev.com is a new site designed for current VHDL designers and the future VHDL guru want-a-be. There are many good VHDL sites out there but none that provides a user community and exchange like VHDLDev.com. The website's intent is to provide a central location for VHDL information and bring VHDL users together to help one another and exchange ideas.

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Emailing: Enhanced FPGA suits compute-intensive apps

	News & Trends
Enhanced FPGA suits compute-intensive apps Posted: 01 Nov 2006 Capitalizing on expiring FPGA patents and an accelerating shift of FPGAs into data-path processing, startup Velogix Inc. is developing a high-performance programmable-logic platform to run the billions of operations each second needed by applications like video and imaging, test and measurement, and communications. The platform is planned for unveiling by year's end. As FPGAs grow denser and faster, they cannot only serve as logic-aggregation solutions, but can also take on data-path-dominated designs that demand significant computational capabilities. Such on-chip resources as large amounts of memory and dedicated multiplier-accumulator elements allow these FPGAs to deliver billions of multiply-accumulate operations per second and implement complex system functions. This application shift has been noted by major FPGA suppliers like Xilinx Inc. and Altera Corp., with their latest Virtex and Stratix platforms, respectively, as well as new companies like California-based Velogix. By leveraging the latest processes, FPGAs hit density and performance levels that let the chips do more data-path and computational processing, said Danny Biran, VP of product and corporate marketing at Altera. Whether used as standalone processors or coprocessors, FPGAs can often replace such dedicated functions as DSPs, or can accelerate complex algorithms that the DSP block could not execute fast enough. Altera's electronic system-level design tools make it easier to port algorithms to the FPGA by working at higher levels of abstraction, Birin said. Application-optimized platforms help Xilinx deliver better performance in different market segments, the company's senior manager for DSP marketing, Narinder Lall, said. By offering a different mix of on-chip intellectual property (IP), he said—specifically citing memory, DSP and Serdes—"we can deliver platforms better able to serve the computer, networking and signal-processing markets." Adding more system-level capabilities lets FPGAs deliver performance exceeding that of CPUs. "We are also working with software providers such as Matlab and Simulink to develop tools that make it easier for algorithm developers to port their algorithms without knowing much about the underlying FPGA fabric," said Lall. At Semico Research, Rich Wawrzyniak, senior analyst for ASICs, sees the shift to 65nm as an opportunity for FPGA vendors to increase on-chip resources and provide faster I/O pins. At the high end of the FPGA families, he expects this to give companies a big leap in compute capabilities. These observations confirm research done by Velogix, which expects to deliver a high-performance, high-capacity programmable-logic platform before the year is out. The programmable-logic products now getting final touches will take on system designs in areas like imaging, test and measurement, computation, communications and A/V, said Velogix CEO Vivek Pendharkar. While these markets have existing programmable-logic solutions, Pendharkar said, a breakthrough opportunity exists for new products to handle computationally intensive applications. With ASIC costs escalating, Pendharkar said, the timing is opportune to enter the market. Moreover, since some key programmable-logic patents have expired, there is no longer any patent overlap with the technology in development at Velogix. New platforms will have higher levels of hard IP and a novel fabric core, Pendharkar said. Along with the new fabric, Velogix will also develop easy-to-use system-implementation tools, Pendharkar said, that will deliver shorter compilation times than the tools used for current-generation FPGAs. The first implementations will use Taiwan Semiconductor Manufacturing Co.'s 90nm process technology, he said, and will offer compelling prices and performance. Acceleration's cost is falling as FPGAs offer higher capacities, said Martin Mason, director of silicon product marketing at Actel Corp. General-purpose CPUs and DSPs don't always offer needed flexibility, often making FPGAs the only alternative. SRAM-based FPGAs need dedicated compute blocks to achieve high multiply-accumulate throughputs, but on the fine-grained ProASIC flash-based FPGAs, high-performance multipliers and other compute elements can be implemented in the fabric, Mason said. - Dave Bursky EE Times This article was printed from EE Times-Asia located at: http://www.eetasia.com/ART_8800439900_0_NT_481013b7.HTM Back to Article Home

業界 最初의 90nm 基盤 非揮發性 FPGA solution, Xilinx의 새로운 Spartan-3AN platform

업계 최초의 90nm 기반 비휘발성 FPGA 솔루션, 자일링스의 새로운 스파르탄-3AN 플랫폼 출시

SRAM 기반 디바이스의 성능과 기능을 모두 지원하는 비휘발성 FPGA
도메인별로 최적화된 새로운 FPGA로 더 높은 시스템 통합과 더 낮은 시스템 비용, 더 높은 보안 실현

멀티 플랫폼 전략을 기반으로 제품라인을 확장해 나가고 있는 자일링스는 업계에서 가장 진보된 비휘발성 FPGA(Field Programmable Gate Array) 솔루션인 스파르탄(Spartan™)-3AN FPGA 플랫폼을 발표했다. 이 새로운 플랫폼은 이미 검증이 완료된 스파르탄-3 제너레이션 저가격 FPGA 패브릭을 기반으로 구현되었으며, SRAM 기반 FPGA에서 제공되는 성능 및 기능의 장점을 모두 통합하고 있는 것은 물론 싱글 칩 솔루션으로 구현이 가능한 비휘발성 플래시 기술의 이점을 안정적으로 실현하고 있다.

또한 이 플랫폼은 업계 최대의 유저 플래시 메모리와 첨단 보안기능을 제공하며, 특히 보다 높은 수준의 시스템 통합과 보안을 중요시하는 비휘발성 애플리케이션에 최적화되어 있다. 스파르탄-3AN 플랫폼은 가장 근접한 경쟁사 제품과 비교해 최대 1,000배 이상의 온칩 유저 플래시 영역과 뛰어난 시스템 유연성을 제공하고 있어 경쟁사의 비휘발성 FPGA 성능을 훨씬 능가한다.

자일링스의 GPD(General Product Division)사업부 크리스토프 첸(Christophe Chene) 마케팅 수석 이사는 "스파르탄-3 제너레이션 제품군에 새롭게 추가된 이 최신 제품은 멀티미디어 인코딩/디코딩 및 데이터 압축/해제 기능을 비롯해 마이크로컨트롤러 애플리케이션과 같은 비휘발성 싱글 칩 솔루션을 필요로 하는 공간에 민감한 애플리케이션에 적합하다."고 말하고 "프로그래머블 플랫폼과 임베디드 플래시 기술의 결합은 이러한 다이나믹한 애플리케이션 분야에 가장 유연하고, 안정적이면서 비용 효과적인 솔루션 제공이 가능하다."고 밝혔다.

아이서플라이(iSuppli)의 조단 셀번(Jordan Selburn) 수석 애널리스트는 “임베디드 비휘발성 메모리는 전반적인 애플리케이션 스펙트럼 상의 다양한 범주에서 시스템의 핵심요건으로 자리잡아 가고 있다.”고 말하고 “프로그래머블 및 시스템 레벨의 고집적이 가능하다는 장점 이외에도 스파르탄-3AN과 같은 제품들은 설계 보안 및 인증 등과 같은 중요한 문제들을 칩 디자이너들이 처리할 수 있도록 한다.”라고 설명했다.

저가의 유연한 보안 기능
스파르탄-3AN 플랫폼은 리버스 엔지니어링(Reverse Engineering) 및 복제, 비인증 오버빌딩(Overbuilding)을 방지하기 위한 다양한 디바이스 보안 기능들을 제공한다. 이 플랫폼은 자일링스의 Device DNA 기술을 통해 유효한 설계 인증 및 유연한 설계 레벨의 보안 기능을 구현할 수 있도록 저가격의 효율적인 매커니즘을 제공한다. 완벽한 유연성을 기반으로 설계자들은 인증 실패 후의 대응방법이나 인증 알고리즘을 직접 설계할 수 있다. 임베디드 플래시 메모리를 지원하는 스파르탄-3AN 플랫폼은 외부로부터의 모든 컨피규레이션 커뮤니케이션을 숨길 수 있어 FPGA 내에 있는 디자인을 파악하는 것은 거의 불가능하기 때문에 보다 최적화된 보안기능을 구현할 수 있다.

스파르탄-3AN 플랫폼의 첨단 플래시 기술은 Device DNA 기능을 새로운 레벨로 향상시키는 Factory Flash ID와 유저 플래시 영역을 제공하고 있다. Factory Flash ID는 Device DNA의 시리얼 넘버와 매우 유사하다. 모든 플래시 디바이스는 서로 다른 고유의 Factory 세트 ID를 가지고 있으며, 인증 알고리즘에 추가하거나 읽기가 가능한 64byte의 Long word를 제공한다. 유저 플래시 영역은 64byte 워드의 1회 프로그램이 가능한 공간으로 인증 결과를 저장하기 위해 사용이 가능하다. 또한 유저 영역은 시스템 내에서 결코 변경이 되지 않는 유저 데이터나 리비전을 위한 트래킹 시리얼 넘버들을 저장할 수 있다.

기능 저하 없는 비휘발성 FPGA
스파르탄-3AN 플랫폼은 첨단 시리얼 플래시 기술을 통해 데이터 보존기간 20년, 10만번의 쓰기/지우기 사이클이 가능한 새로운 표준의 비휘발성 FPGA로 경쟁사 제품에 비해 최대 1,000배의 쓰기/지우기 사이클을 제공하고 있다. 임베디드 및 스토리지 애플리케이션을 위한 최대 11Mb의 유저 플래시를 온 칩으로 제공함으로써 비용절감은 물론 풋프린트 사이즈를 줄일 수 있으며, 외부 메모리를 사용하지 않아도 된다. 또한 파인-그레인드(Fine-Grained) 보호 기능과 락다운(Lockdown), 지우기 기능을 통해 실시간 제어가 가능하다.

스파르탄-3AN 플랫폼은 최초의 90nm 비휘발성 FPGA로 듀얼 모드의 전력 관리 기능을 제공한다. 서스펜드(Suspend) 모드에서는 40% 이상의 전력 감소가 가능하고 웨이크 업 타임은 100㎳ 미만이며, 타임 도메인에 따라 시스템 레벨의 동기화가 가능하다. 하이버네이트(Hibernate) 모드에서는 최대 99%의 정적 전력소모를 줄일 수 있다.

차세대 컨피규레이션 관리
스파르탄-3AN 플랫폼은 유연성과 비용 효과적인 접근방법을 통해 빠르게 변화하는 마켓의 비휘발성 요구에 대응해 나가고 있다. 설계자들은 싱글 디바이스로 구현이 가능하며, 멀티플 컨피규레이션을 통해 서로 다른 다양한 기능 세트들을 관리할 수 있다. 스파르탄-3AN 디바이스는 설계자들이 멀티플 컨피규레이션을 저장할 수 있고 컨피규레이션 파일 간의 다이나믹한 선택이 가능하다.

또한 멀티플 컨피규레이션은 동일한 하드웨어 디자인을 사용해 진단 노드나 기능 업그레이드, 완벽한 제품 차별화 등을 지원할 수 있다. 프로토콜이나 버스, 인터페이스의 수와 같은 결정사항들을 새로운 마켓의 요건에 맞도록 다이나믹하게 변화시킬 수 있다. 사실상 무한한 재컨피규레이션이 가능한 멀티부트 기능의 통합으로 시스템 전체 비용을 낮추고 보다 쉽게 필드 업그레이드가 가능하다.

스파르탄 -3AN FPGA
스파르탄-3AN 플랫폼은 5개의 비휘발성 디바이스를 선택적으로 이용할 수 있다. 5만에서 140만 시스템 게이트 범위와 최대 576Kb의 블록 RAM, 그리고 총 16Mb의 임베디드 플래시, 26개의 범용 I/O 프로토콜 표준을 지원하는 최대 502개의 I/O 등이 제공된다. 또한 DCM(Digital Clock Manager)과 멀티플라이어, 저전력 모드 등과 같은 고유의 혁신적인 FPGA 성능을 통해 브릿징을 비롯한 메모리 인터페이스, 디지털 시그널 코-프로세싱, 임베디드 컨트롤 애플리케이션에 이상적인 솔루션을 제공한다. 모든 디바이스는 스파르탄-3A FPGA와 핀 호환된다.

가격 및 공급시기
고객들은 ISE™ 9.1i 설계 툴과 애플리케이션별로 특화된 스파르탄-3 제너레이션의 IP 라이브러리를 이용해 스파르탄-3AN FPGA를 기반으로 한 시스템 설계가 현재 가능하다. 현재 XC3S200AN, XC3S700AN, XC3S1400AN 디바이스의 엔지니어링 샘플이 공급되고 있으며, 2007년 3분기까지 모든 5개 디바이스의 양산 제품이 출하될 예정이다. 2007년 말에는 고객의 생산 스케쥴에 맞춰 4,000 로직 셀과 195개의 I/O를 제공하는 스파르탄-3AN 디바이스를 미화 4.9달러¹ 에 설계자들에게 제공할 예정이다. 따라서 스파르탄-3AN 디바이스는 세계 최초로 미화 5달러 미만에 공급되는 4Mbit 플래시 기반의 고집적 FPGA 제품이다.

¹리세일 수량 25만개 기준, 3S200AN-4FT256C

FPGA와 ASIC 모두에 이용할 수 있는 DSP 합성 엔진

FPGA와 ASIC 모두에 이용할 수 있는 DSP 합성 엔진
게재: 2007년 06월 01일

조윤주

신플리시티(www.synplicity.com)가 Synpilfy DSP ASIC 에디션을 출시함으로써, ESL 소프트웨어 라인을 확장했다. 신플리파이 DSP ASIC 에디션은 기술 독립적인 솔루션을 제공한다는 신플리시티의 전략에 따라 FPGA 뿐만 아니라 ASIC 디자인에도 적용할 수 있는 업계 유일의 DSP 합성 엔진이다.

신플리파이 DSP AISC 에디션은 단일 모델로 FPGA, ASIC 기기 모두에 최적화된 아키텍쳐 알고리즘을 실행하여, FPGA, 혹은 ASIC 디바이스에서의 구현을 위한 알고리즘 레벨의 고급 RTL 코드를 자동으로 개발할 수 있도록 해준다. 알고리즘 자동 구현의 독특한 DSP 합성으로, 디자이너들이 속도와 영역 간 상충 관계를 검토할 수 있어, 수작업으로 직접 코딩하는 방식보다 현저하게 높은 품질의 결과를 얻을 수 있다.

신플리시티의 Andy Haines 마케팅 수석 부사장은 “신플리파이 DSP ASIC 에디션은 월등한 생산성과 성능을 제공하기 때문에, DSP를 FPGA또는 ASIC 제품에 구현하려는 사람들이 반드시 선택하는 기술이 될 것”이라며 자신감을 피력했다.

신플리파이 DSP ASIC 에디션은 FPGA를 이용해서 ASIC 디자인을 프로토타이핑함으로써, 기능 상의 버그를 빠르게 찾아낼 수 있으며, 보통 100MHz가 넘는 빠른 작업 속도로 복잡한 상호작용을 더 많이 관찰할 수 있다. 또한, 신플리파이 DSP ASIC 에디션은 시높시스, 케이던스, 그리고 타 ASIC 메모리 IP 회사의 로직 합성도 지원하는 등 표준 ASIC 플로우에 완벽하게 통합될 수있는 솔루션을 제공한다.

신플리시티는 FPGA 합성 솔루션 부문의 선두기업으로서, 2004년부터 매년 EE Times가 실시한 FPGA 고객만족도조사에서 1위를 기록하고 있다. 신플리시티는 전세계 20개 지사를 두고 있으, 본사는 미국 캘리포니아 써니베일에 위치해 있다. 더욱 자세한 정보는 신플리시티 웹사이트(www.synplicity.com)에서 찾을 수 있다.

- Source: http://www.eetkorea.com/ART_8800466660_480103_NT_631e9f61.HTM

HDMI

고화질 멀티미디어 인터페이스(High Definition Multimedia Interface).

고선명 텔레비전(HDTV)에서 멀티미디어 콘텐츠를 보호하기 위한 방송 규격. HDTV나 셋톱 박스를 통해 고화질의 방송 영상을 수신할 때 불법 복제를 막기 위한 보안 기능으로서, 모든 콘텐츠를 무제한 복제, 1회 복제, 복제 불가의 3 종류로 분류하여 복제를 엄격히 통제하고 있다.

미국전기전자학회(IEEE)가 처음 제안했으며, 일부 유명 가전업체와 방송업계, 영화사에서 참여하고 있다.

리니어, 다기능 USB 배터리 차저 출시

Just F.Y.I...   Korean article URL: http://www.eetkorea.com/ART_8800467728_1103011_NP_185de6f1.HTM English article URL: http://www.eeproductcenter.com/powersources/brief/showArticle.jhtml?articleID=199902328   Product URL: Linear - LTC3559 - Linear USB Battery Charger with Dual Buck Regulators LTC3559 LTC3559EUD#PBF (http://www.linear.com/pc/productDetail.jsp?navId=H0,C1,C1003,C1037,C1078,C1088,P37930)   Thanks... C.W. :)

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	신제품
인쇄: 파일을 선택한 후 브라우저 메뉴에서 인쇄하십시오. 리니어, 다기능 USB 배터리 차저 출시 게재: 2007년 06월 11일 리니어 테크놀로지 코리아가 핸드헬드 어플리케이션을 위해 효율적인 다기능 전력 관리 솔루션 LTC3559를 개발했다고 밝혔다. LTC3559는 독립형 리튬이온/폴리머 배터리 차저와 2개의 고효율 싱크로너스 벅 레귤레이터를 통합했으며, 로우프로파일 3mm x 3mm DFN 패키지로 제공된다. 리니어 배터리 차저는 어댑터 전원으로는 최대 950mA, USB 전원으로는 최대 500mA의 충전 전류를 제공할 수 있다. 이 제품은 20%/100% 풀스케일 충전 전류 세팅, 셧다운/이네이블(enable)을 위한 SUSP 핀, 그리고 /CHRG 핀에서 4개 차동 표시 상태 등 USB 기능성이 높은 것이 특징이다. 또한 배터리 에너지를 아끼기 위해 LTC3559는 서스펜드 모드에서 배터리로부터 3uA 미만의 전류를 소모한다. 이 차저는 최대 5.5V(최대 7V의 절대 과도전압으로 더욱 강력함 제공)의 입력이 가능하다. LTC3559의 통합 싱크로너스 벅 레귤레이터는 100%의 듀티 사이클 동작이 특징이고, 각각 최대 400mA의 출력 전류를 제공할 수 있으며, 프로그래머블 출력 전압은 0.8V로 낮다. 내부 저 RDS(ON) 스위치는 90%의 높은 효율을 제공함으로써 배터리 런타임을 극대화 할 수 있다. 뿐만 아니라 버스트 모드(Burst Mode�) 동작은 경부하에서 효율을 최적화하며, 대기 전류 소모량은 35uA(셧다운 시 1uA 미만)에 불과하다. 정주파수 전류 모드 아키텍처를 사용하는 이들 벅 레귤레이터는 2.5V ~ 5.5V의 입력 전압 범위에서 동작한다. 스위칭 주파수는 2.25MHz로, 높이가 1mm 미만인 저가의 초소형 커패시터 및 인덕터를 함께 사용할 수 있다. 또한, 이들 레귤레이터는 세라믹 출력 커패시터와 안정적으로 동작해 출력 전압 리플이 매우 낮다. 본 기사는  에 있는 전자 엔지니어 기사에서 인쇄한 것입니다.http://www.eetkorea.com/ART_8800467728_1103011_NP_185de6f1.HTM http://www.eetkorea.com/ART_8800467728_1103011_NP_185de6f1.HTM 이전 기사로 | 전자 엔지니어

 

 

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KEMET capacitor - the Spice software - version 3.4.0

 

http://www.kemet.com/kemet/web/homepage/kechome.nsf/weben/kemsoft#spice

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