출처: http://www.ecnkoreamag.com/article-9704
반드시 알아야 하는 ADC의 9가지 핵심 규격
by 글/ 브래드 브랜논(Brad Brannon), 아나로그 디바이스
ECN Asia
아날로그 컨버터의 성능은 분해능 스펙에 따라 좌우된다
수많은 ADC 제품이 쏟아져 나오고 있는 상황에서 어떠한 ADC가 어떤 애플리케이션에 가장 적합한지를 판별하기란 쉽지 않다. 대부분 엔지니어들은 비트, SNR(Signal to Noise Ratio), 고조파 성능(Harmonic Performance)만 보고 ADC를 선택하는 경우가 많다. 그러나 예상치 않게 다른 규격이 중요할 때가 있다. 이 글에서는 가장 간과하기 쉬운 9가지 스펙을 살펴보고 이것이 ADC 성능에 어떠한 영향을 미치는지를 설명하고자 한다.(추가정보 참조)
1. 우수한 분해능 SNR: ADC에 대해 가장 많이 잘못 알고 있는 규격은 ADC가 제공하는 분해능의 비트 수일 것이다. 이 규격만으로는 ADC 자체의 성능을 알 수가 없다. 하지만 비트 수 (n)을 이용하면 이론상 ADC의 SNR을 산출할 수 있다.
그러나 엔지니어들은 열 노이즈, 클럭 지터, DNL(Differential Non-Linearity) 오류를 비롯해 ADC의 SNR을 제약하는 기타 변칙사항을 간과할 수도 있다. 이런 일은 특히 고성능/고분해능 컨버터의 경우 얼마든지 가능하다. 일부 데이터 시트에서는 ADC가 구현할 수 있는 중요한 비트 수를 보여주는 ENOB(Effective Number of Bits) 스펙을 제공하고 있다. ADC의 ENOB 값을 산출하려면, 측정한 SNR 값을 위 등식에 대입하여 n을 구하면 된다.ENOB도 유용한 규격이지만 dBm/Hz 또는 로 산출할 수 있는 노이즈 스펙트럼 밀도 또한 ADC 성능을 측정하는데 매우 유용하다.앞의 규격에서는 ADC의 입력 임피던스를 알아야 하지만 뒤의 규격에서는 몰라도 상관이 없다. 이 값들은 ADC의 샘플 레이트, 입력 범위, SNR(데이터 시트에서), 입력 임피던스(dBm/Hz)에 기초해 산출할 수 있다. 일단 스펙트럼 밀도 값을 안다면, 컨버터의 아날로그 회로 성능에 맞는 ADC를 선택할 수 있다. 이 방법은 총 노이즈를 분할했?때의 결과를 고려한다는 점에서 ADC를 선택하는데 있어 단순히 컨버터의 분해능이나 ENOB를 따지는 것보다 유의미하다. 많은 엔지니어들은 이 밖에도 ADC의 스퓨리어스 왜곡(Spurious Distortion), 고조파 리젝션 등의 문제로 고민한다. 엔지니어들은 고조파 성능과 스퓨리어스 왜곡이 ADC의 분해능 규격과 완전 별개의 문제라고 생각할 수도 있다. ADC의 분해능은 컨버터의 왜곡 현상과 아무 관계가 없다는 것은 사실이다. ADC 디자이너는 대부분 IC 디자인의 지수에 익숙해져 있기 때문에 고조파가 있으면 ADC가 n 비트 분해능을 갖출 것으로 기대한다. 따라서 컨버터를 선택할 때에는 SNR과 SFDR(Spurious Free Dynamic Range)을 중점적으로 살펴보되 이 규격은 ADC의 분해능 비트와 별개라는 점을 반드시 기억하도록 한다.
2. 파워 서플라이 노이즈: PSRR(Power Supply Rejection Ratio)은 ADC 샘플 네트워크와 연결된 파워 서플라이 라인의 노이즈 신호의 양을 나타낸다. 이 노이즈는 ADC의 디지털 출력 값의 일부로 나타난다. 대다수 ADC의 PSRR은 30dB에서 50dB 밖에 되지 않는다. 따라서 파워 서플라이 라인에서 발생하는 노이즈와 신호는 ADC 출력 시 컨버터의 입력 신호보다 낮은 30dB에서 50dB 정도이다. PSRR 값은 파워 서플라이 노이즈가 발생할수록 증가한다.(그림 1)
3. 공통 모드 신호 거부: ADC의 CMRR(Common Mode Rejection Ratio)은 ADC가 측정해야 할 신호가 서로 다르게 나타날 때 공통 모드 신호를 얼마나 잘 거부하는지를 표시한다. 많은 ADC가 차동 입력을 채택함에 따라 시스템 상에서 제공되는 공통 모드의 효과가 상당히 감소된다. 당연히 차동 입력은 순서가 왜곡된 제품을 거부한다. 공통 모드 노이즈는 파워 서플라이 리플, 접지면에 일어나는 고 전력 신호, 믹서와 필터를 통한 RF 누설, 고강도 전기장과 자기장에서 발생한다. 대부분 CMRR은 명시되지 않기 때문에 컨버터의 CMRR 데이터가 필요한 엔지니어들은 ADC 공급업체들에게 데이터를 요구하거나 ADC 공급업체의 평가 보드를 사용하여 테스트를 수행해야만 한다.대다수의 컨버터는 CMRR이 50dB에서 80dB 사이이다. 그림 2
클럭 스펙 또한 고려
ADC에 적용되는 클럭 신호의 품질은 예상 밖으로 성능에 더 큰 영향을 미칠 수도 있다. 하지만 안타깝게도 ADC 공급업체들이 모두 클럭 데이터를 제공하지는 않으며, 클럭 규격을 결정하기 힘들 때도 종종 있다.
4. 높은 슬루율 유지: ADC의 클럭 입력 슬루율은 컨버터의 지정된 성능을 달성하는데 필요한 최소 슬루율을 표시한다. 요즘 출시되어 있는 대부분의 컨버터들은 입력 클럭 버퍼가 있어서 ADC가 입력 신호를 샘플링할 때 샘플 인스턴트를 얼마든지 올바로 파악할 수 있다. 하지만 슬루율이 낮으면 샘플-인스턴트 타이밍이 불확실해질 수 있으며, 디지털 출력 시 노이즈가 과도하게 발생한다. ADC의 지정 노이즈 성능을 달성하려면, 엔지니어들은 최소 클럭-입력 슬루율 규격을 충족하거나 초과해야만 한다.(참고자료 1, 2)
5. 측정 오차를 증가시키는 지터: 애퍼처 지터(Aperture Jitter)는 ADC의 내부 클럭 불확실성과 관련이 있으며, 다음 등식에서 보는 것처럼 지터를 ADC의 SNR이라고 한다.
그림 3
6. 애퍼처 지연 확인: 애퍼처 지연은 CONVERT 스트로브에 ADC를 적용할 때와 ADC가 미확인 아날로그 신호를 실제로 샘플링하는 사이에 발생한다. 요즘 출시되어 있는 대부분의 컨버터들은 애퍼처 지연이 나노 세컨드 이하로 짧다. 지연이 양이 될 수도, 음이 될 수도 심지어 0이 될 수도 있다. 애퍼처 지연이 음이라는 것은 아날로그 신호 경로가 변환 스트로브 경로보다 더 오래 지연된다는 사실을 뜻한다. 이는 컨버트 신호가 많은 애플리케이션에 적용되기 전에 발생하는 샘플 인스턴트를 초래하며, 애퍼처 지연은 여기에서 중요하지 않다. 반면 정확한 샘플 인스턴트를 알아야만 할 경우에는 애퍼처 지연이 문제가 된다.(데이터 시트에는 대부분 최악의 경우가 아니라면 대부분 애퍼처 지연을 명기하고 있다.)
7. 컨버전 시간과 레이턴시: 컨버전 시간과 레이턴시는 서로 밀접한 관련이 있는 규격이다. 아날로그를 디지털로 컨버전하는 과정은 한 순간에 일어나지 않는다. 예를 들어, 연속 근사 컨버터(Successive Approximation Converter)는 보통 n-비트 컨버전을 위해 최소 n 클럭 사이클이 소요된다. 따라서 CONVERT 스트로브를 ADC에 적용할 때와 디지털 값을 출력하는 사이에 컨버전 시간이 지연된다.(출력 핀은 ADC가 컨버전을 완료했을 때 신호를 보낸다.)파이프라인 토폴로지를 채용하는 ADC는 디지털 출력을 생산하는데 필요한 수많은 파이프라인과 내부 디지털 단계를 직접 거치는 과정에서 컨버전 레이턴시를 가지고 있다. 컨버전 레이턴시는 대부분 파이프라인 지연이라는 말로 표현된다. 실제 컨버전 시간은 이 레이턴시를 해당 애플리케이션의 샘플 클럭의 주기와 곱하여 산출할 수 있다. 이 두 가지 규격 모두, 피드백 루프에서와 같이 시간을 정확하게 계산해야 할 경우 중요한 역할을 한다.
8. ADC 구동: 전력소모를 절감하기 위해 일부 회로는 휴지기 동안 ADC의 전원을 끌 수도 있다. 이 기술은 전력을 일정 수준으로 유지하기는 하지만 전원을 켠 후에도 ADC의 내부 레퍼런스와 클럭을 안정화하기 까지는 시간이 필요하다. 이처럼 시동 기간에 컨버전은 예외의 결과를 낳을 수도 있다. 정확하게 컨버전을 하려면, 시스템은 컨버전 결과를 이용하기 전에 ADC 공급업체가 명시한 시동 시간을 반드시 기다려야 한다. 따라서 필요할 때 정확한 데이터를 얻으려면 충분히 여유를 갖고 미리 ADC의 전원을 켜도록 한다.
9. 출력 과부하 방지: ADC 데이터 시트에는 디지털 출력이 가능한 드라이브 용량이 명시되어 있다. 그러나 현재 드라이브를 최대 용량으로 가동하고 있다면 컨버터의 성능이 떨어질 수도 있다. 특정 회로에서 1V/nsec로 슬루하는 ADC의 CMOS 출력에 의해 발생한 10pF의 용량 부하는 슬루하는 동안 10mA가 된다. 만일 16bit가 동시에 스위치 된다면, 총 전류는 160mA에 이를 수도 있다. 내부 저항이 0.1ohm 밖에 되지 않더라도 전압을 16mV로 떨어뜨린다. 입력 범위가 2V인 16bit 컨버터의 경우 잠재적 노이즈는 ADC의 9 LSB를 압도한다.ADC의 서플라이 핀에서 전압이 떨어지는 것을 줄이기 위해서는 출력 과부하를 최소화 하고, 파워 서플라이 입력을 적절히 분리하고, PCB 레이아웃을 최적화해야 한다. 현재 많은 컨버터들이 저전압 LVDS(Low Voltage Differential Signaling)을 제공하고 있다. 이러한 출력은 전류 스위칭을 줄여 성능을 향상시킨다.
성능에 영향을 주는 PCB 레이아웃
대부분 PCB 디자인 요건은 데이터 시트에 나와 있지 않지만, 신호와 전력 레이아웃은 컨버터의 성능에 지대한 영향을 미칠 수 있다. 레이아웃이 불충분하면 성능은 떨어지게 마련이다. 예를 들어, 회로에 디커플링 커패시터가 충분히 포함되어 있지 않으면 회로에 파워 서플라이 노이즈가 과도하게 나타난다. ADC는 PSRR 지수가 제한적이기 때문에 이 노이즈는 아날로그 입력과 커플러로 연결되어 그림 4
추가정보
ADC 규격에 대한 보다 자세한 내용은 "Understanding High Speed ADC Testing and Evaluation," AN-835, Analog Devices. www.analog.com 참조.
참고자료
1. "Aperture Uncertainty and ADC System Performance", AN-501, Analog Devices.
2. "Sampled Systems and the Effect of Clock Phase Noise and Jitter", AN-756, Analog Devices.
저자
브래드 브랜논(Brad Brannon)은 아나로그 디바이스의 고속 컨버터 그룹의 시스템 애플리케이션 엔지니어이다. 1984년부터 ADI에 근무했으며, A/D(Analog to Digital) 컨버터와 무선 시스템 분야의 전문가이다. 브래드는 노스 캐롤라이나 주립대학교에서 전기공학 학사 학위를 받았다.
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