Wallpaper for my cellular phone..

나름 얼짱각도로 찍어줬는데...
그래도 얼굴이 무진장 크다...^^;
누구처럼 말야...ㅋ

01:02:03

숫자 배열이 나름 특이해, 그렇지...?! ^^;
힌트는 "11/25[화]10:20P"...ㅋ

Solving FPGA I/O pin assignment challenges

November 19, 2008

Solving FPGA I/O pin assignment challenges

Here's a step-by-step methodology to help you pinout complex FPGAs.

By Brian Jackson, Xilinx

Editor's Note: I've long been impressed by Xcell Journal from Xilinx, both for the quality of its production and the quality of its articles.

A few weeks ago we looked at an article on

Replacing obsolete video game circuits with Xilinx CPLDs, and now I'm delighted to have the opportunity to present the following piece from the Third Quarter 2008 issue of Xcell Journal, with the kind permission of Xilinx.

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Input/Output (I/O) pin assignment is one of the main challenges facing designers integrating large FPGA devices onto PCBs. Many designers find the process of defining the I/O pin configuration, or "pinout," of large FPGA devices and their advanced BGA packages an increasingly difficult task for a seemingly ever-expanding number of reasons. But with a mix of smart I/O planning and new tools, you can remove the pain from the pinout process.

The task of defining an I/O pinout from FPGA to PCB is a major design challenge that can make or break a design. You must balance requirements from both the FPGA and PCB perspectives while designing both sides in parallel. If you prematurely optimize a pinout specifically for the PCB or the FPGA, it can lead to design issues in the other domain.

In order to understand the ramifications of your pin assignment choices, you need to be able to visualize both the PCB placement and FPGA physical device pins, along with the internal FPGA I/O pads and related resources. Unfortunately, as of today, there isn't just one tool or methodology to address all of these co-design concerns.

What you can do, however, is combine various techniques and strategies to optimize the pin-planning process and add new co-design tools like Xilinx PinAhead technology to devise an effective pinout methodology (Xilinx includes PinAhead in its ISE software design suite 10.1).

At Xilinx, we have developed a rule-driven methodology in which we define an initial pinout that considers both the PCB and FPGA requirements, allowing each design group to begin their respective design processes as early as possible by using a pinout that should be very close to the finalized version. If the design requires changes because of PCB routability or internal FPGA performance issues late in the process, this methodology is such that those issues are typically localized, requiring you to make only small changes in either design domain.

Step 1: Evaluating the Design Parameters
So where should you start? You should begin to formulate an I/O strategy as early as possible. But you may find this task difficult in the absence of an optimal tool for the job or a complete netlist.

First, let's examine the PCB physical parameters and limitations by answering a few questions:

• What is the preferred layer count, trace width, and via size?
• Do the PCB parameters limit the FPGA package types that you can use, such as BGA?
• Are there any fixed interface locations for the FPGA on the PCB? Other chips, connecters, or placement restrictions?
• Which high-speed interfaces need special attention?
• Can you visualize a placement strategy to enable the shortest interconnect?

You may find it helpful to draw a diagram of the proposed PCB placement – including all major components with critical interfaces and buses – so as to determine the best FPGA pin assignment locations. Make sure that you draw the components on the side of the board where you plan to mount those components. Make note of interfaces that will require special attention, such as high-speed buses and differential pairs as illustrated in Fig 1.

1. Create a PCB connectivity diagram.
(Click this image to view a larger, more detailed version)

Next, examine the layout of the FPGA device to understand where the physical resources exist on the silicon. List the various voltages and clocks you are using in the design to begin to isolate the interfaces the design will require. Then determine if your design uses specific I/O interface resources such as giga transceivers (GTs), BUFRs, IODELAY, and digital clock managers that require you to define and route I/O pins in close proximity to each other.

Now it's time to locate the FPGA resources, such as PowerPCs, DSP48s, and RAM16s, in the design. It makes sense for you to target any related I/Os to the I/O banks closest to those resources. See if you can group any of the I/O signals into interfaces; this will help during pin assignment. Finally, determine the configuration mode for the FPGA.

Step 2: Defining Pinout Requirements
Once you understand the main FPGA interfaces and have created a mockup of the physical layout, you can start to define the pinout. Some designers like to use a spreadsheet containing all of the I/O signals to keep track of the pins. You can group them by voltage, by clocks, by interface, or by bus. This method is really quite valuable because it helps you begin to formulate the groups of signals you will assign in close proximity. At this stage, you should also identify critical interfaces that must exit the device on a particular edge or use outside physical pins for optimal PCB routing.

After examining both the FPGA and PCB requirements and defining the major interface locations, the next step is to begin assigning pins to I/O banks based on all of the preceding criteria. This is where the real work begins. In the current flow, pin assignment is a time-consuming task that can involve a lot of trial and error to solve any performance and signal integrity concerns. Designers have traditionally performed this task freehand, because EDA and chip vendors didn't offer tools to effectively help designers visualize the two domains.

But now, Xilinx has a tool for the job. PlanAhead Lite, which we've included in the 10.1 release of the ISE Foundation software toolset, is a subset of the PlanAhead software design, analysis, and floorplanning tool. It includes a tool called PinAhead, which addresses both PCB and FPGA design concerns and makes I/O pinout configuration much easier for designers.

Rather than go into detail about every feature of the tool, let's see how we can use it in the context of an I/O pin assignment methodology (if you want more detailed information about PinAhead, including a video demonstration and tutorial, visit www.xilinx.com/planahead).

Step 3: Using PinAhead for Assigning the Pinout
The PinAhead environment displays a set of views applicable to the task of exploring and assigning I/O port signals to physical package pins or I/O pads on the die as illustrated in Fig 2.

2. The PinAhead environment.
(Click this image to view a larger, more detailed version)

PinAhead has virtually the same graphical environment as PlanAhead software, clearly displaying the silicon I/O pads and related resources in the "Device" view and the physical device pins in the "Package" view. The views present both I/O port and physical pin information so that you can cross-select to explore the logical design and physical device resources.

You can use PinAhead in the absence of a design netlist to explore device resources or to start the I/O pin planning process. The "Package Pins" view lists device package specifications according to the device data sheets, so in most cases you won't have to cross-reference the device data sheet when configuring the pinout. The Package Pins view table categorizes I/O banks, allowing you to cross-select and highlight I/O banks in both the Device and Package views. The view clearly shows the relationship between the physical pin location and the I/O pad location on the die, which simplifies optimal I/O bank selection. The Package Pins' "Pin" view also displays information for each pin in the I/O bank.

You can begin creating I/O ports from scratch using the PinAhead interface or by importing them from a comma separated value (CSV) format spreadsheet, HDL source file headers, or a synthesized netlist and UCF format constraints file. The "I/O Ports" view displays all of the I/O port signals you have currently defined in the design, and the bus folders display the grouped buses and differential pair signals.

You can sort the Package Pins and I/O Ports views in a variety of ways. You can toggle the list views to display a category-based list or a flat list, and with just a mouse click, sort the Package Pins view to display all available global clock- or regional clock-capable pins. You can also export the information to a CSV format spreadsheet to use as a starting point for pinout configuration.

PinAhead also has an interface to allow you to selectively prohibit I/O pins, groups of I/O pins, or I/O banks from having I/O ports assigned to them by PinAhead. You can select and prohibit pins in the Package Pins, Device or Package views. For example, you can sort the Package Pins view and prohibit all VREF pins.

PinAhead allows you to group related I/O ports and buses into an "interface." This grouping simplifies I/O port management and assignment tasks by allowing you to handle related I/O ports as a single entity. The interface grouping makes it much easier for you to visualize and manage all of the signals associated with a particular logic interface.

You can easily copy interfaces from design to design or use them to generate interface-specific PCB schematic symbols. The interfaces appear as expandable folders in the I/O Ports view, and you can add additional I/O ports to the interface by selecting them in that view and dragging them into the interface folder.

As you create the I/O ports, you can assign them to package pins or I/O pads. Before you do this, it pays to examine the I/O ports' initial PCB interconnect sketch and consult with the PCB designer to understand the desired locations and other considerations for placing the various I/O port interfaces. Proper bus order and edge proximity can aid PCB routing significantly and save design time.

You can assign individual pins, buses, and interfaces to I/O pins by dragging them into either the Device or Package views. You can assign the entire group of pins to the selected I/O pins using various assignment pattern modes. The available modes include "Place I/O Ports in an I/O Bank," "Place I/O Ports in Area," and "Place I/O Ports Sequentially."

Each mode offers a different assignment pattern for the I/O ports you are assigning to pins. Using these modes, you will see information about the number of ports you are placing by looking at the pop-up window on your mouse cursor's tip. This mode remains active until you have placed all of the selected I/O ports.

PlanAhead software attempts to maintain your correct-by-assignment rules. With your guidance, the tool will assign differential pair ports into proper pin pairs. As you interactively assign I/O ports with the tool, the tool runs design rule checking (DRC) to ensure legal placement.

The tool's default setting runs in interactive DRC mode, but you can toggle it off if you choose. The tool checks for conflicting voltages, VREF pins, or I/O standards, as well as noise-sensitive pins located near GT devices. When it finds an error, the tool displays a Tooltip indicating why you can't assign an I/O port to a specific pin.

You can activate PinAhead's "Autoplace" command to direct the tool to automatically place all or any selected I/O ports to package pins. The Autoplace command will obey all I/O standard and differential pair rules and will place global clock pins appropriately. The command will also attempt to group interfaces as much as possible.

The Device view graphically displays all clock regions and clock-related logic objects, making I/O assignment based on clocks much easier and intuitive. Selecting a clock region will display all of the I/O banks, clock-related resources, and device resources associated with it. This makes the process of regional clock planning much easier by allowing exploration of the available resources along with their physical relationship.

You can also use PinAhead to place other I/O related logic in your design, such as BUFGs, BUFRs, IODELAYs, IDELAYCTRLs, and DCMs. You can easily locate these objects and placement sites in PlanAhead by using the "Find" command. To selectively explore and expand logic and logic connectivity, use the tool's "Schematic" view.

You can also lock the placement of specific I/O-related logic with PlanAhead software by selecting the logic in any view and dragging it onto sites in the Device view.

PlanAhead software will only allow you to place logic on appropriate sites. A dynamic cursor identifies the proper site locations as you are dragging a logic object over the design.

Step 4: Running DRC and WASSO for Legal Sign-Off
Once you've completed your pin assignment, you can use PinAhead's vast set of DRC rules to run a sign-off DRC and ensure that the design is error-free before running the PlanAhead software implementation tools. The tool has many I/O and clock-related rules to ensure that I/O placement is legal. You can select rules using the PlanAhead software DRC dialog.

If the tool finds rule violations, it displays a DRC results table with the errors. You can select the errors to investigate them further.

PlanAhead software also includes weighted average simultaneous switching output (WASSO) analysis to help you identify potential signal integrity issues with the pinout configurations. You feed the tool the parasitic characteristics of your PCB design; PlanAhead software will analyze the various I/O banks and their neighbors and report back the utilization and status of each I/O bank.

Step 5: Exporting the I/O Pinout
You can export the I/O port list and package pin information from PlanAhead software into a CSV format file, HDL header, or UCF file. The CSV file includes information about all of the package pins in the device, as well as design-specific I/O port assignments and their configurations. The package pin section of the list makes a great starting point for defining I/O port definitions in the spreadsheet.

You can also use the spreadsheet to automatically generate the PCB schematic symbols your group needs to begin the PCB layout. Sometimes, however, these symbols are too large for the schematic; you'll have to break them up into several symbols. You can do this quite effectively using the interface groups created in PinAhead.

Providing this I/O pinout configuration in the form of a schematic symbol gives PCB designers a good foundation to start developing an effective PCB layout. Because you developed the initial pinout with the PCB interfaces in mind, it should be fairly close to the final pinout configuration.

And if you do need to swap pins during layout to facilitate routing, you should be able to make those changes easily, because – more likely than not – the pins that require swapping are conveniently located within the I/O banks. And the methodology shouldn't affect the FPGA design too drastically. You can transfer revised pinout spreadsheets or UCF files between your PCB and FPGA designers to keep in sync with any modifications you've made.

You may also wish to tie the unused pins or certain configuration pins to either VCC or GND (ground) to help with signal noise concerns and facilitate proper FPGA functionality. At Xilinx, we are currently working on a function for the next version of PinAhead that will provide an interface for FPGA designers to specify these pins and include the pins' connections in the output CSV spreadsheet. This will allow PCB designers to more easily identify pins and connect them appropriately.

Moving forward, as FPGAs employ more complex functions and use more advanced packages, devising a solid FPGA and PCB pinout methodology will become imperative. Although we think you'll find PinAhead Lite a great help in executing your co-design-savvy pinout strategies today, we are already working on improvements to the tool to better help you tackle pinout challenges and get the job done.

Brian Jackson is a Product Marketing Manager at Xilinx; he can be contacted at brian.jackson@xilinx.com.

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출처: http://www.pldesignline.com/212100851

^^;

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아이구 셔 ~~ 세상에 믿을놈 하나 없다더니...ㅋㅋ



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넌 도대체 뭐하는 고양이...? 세면대에 뭐가 있긴있는 모양인데...ㅋㅋ

미안하다는 그말...

미안하다는 그말...

내 생각은 이런데...
실수를 하거나 잘못을 했을때 하는거라는...

곰곰히 생각해 봐...
내가 언제 미안하다는 말을 했는지...

무언가 해줄때 또는 받을땐, 고맙다거나 좋다거나 하는말로 바꾸면 서로의 기쁨이 더 커지지 않을까...

보고싶다...^^

프랑스 국립 퐁피두센터 특별展

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- 출처: http://culture.naver.com/culture/eventMain.nhn?mainEventId=2008111800027

- Link: http://www.pompidou2008.kr/

점액질

으~~ :-( 도무지 정이 않가는 어감이야... 느낌도 너무 이상해...

나도 http://www.mygift.pe.kr/temperament/에서 기질테스트라는걸 해봤는데...

질문 내용중 딱 내게 맞는 보기들도 있었으나, 그렇지 않는 보기들도 만만치않게 많더만...

암튼 나도 "점액질"이래...ㅋㅋ 희안하지 않아...? 어느정도는 맞는 부분도 있고 어떤것은 엉뚱한 것도 있고...^^;

거기 있는 "점액질"기질의 설명을 보면,,,

① 장점
유머와 위트가 있음. 낙천적임. 편안함과 위로를 줌. 객관적이고 이성적임.신용을 잘 지킴. 여유있는 상황 대처. 인내심이 강함. 부드럽고 깔끔함.

② 단점
게으르고 나태함. 목적의식이 결여됨. 소극적이고 수동적임. 실천력이 약함. 무관심. 이론만 내세움. 이기심. 발전과 변화를 두려워함. 결단력이 없고 우유부단함. 깊은 정이 없음.

③ 결과적 현상
주위에 무정하며 무관심함. 일에 대해 평가만 하고 참여치 않음. 역경 속에서도 오래 참고 부드러움. 정리 정돈을 잘함. 끈질긴 노력이 부족함. 시간과 약속을 잘지킴. 반대 입장을 가진자 앞에서 냉담하게 대처함.

- 장점: 천연덕스럼, 듣기잘함, 만족잘함
- 단점: 우유부단함, 목표없음, 냉담함, 무관심
[출처] [본문스크랩] 기질 테스트 작성자 바람소녀

[음악] 장기하와 얼굴들

지난 11/21, 새롭게 시작하는 KBS2 "이하나의 페퍼민트"를 우연찮게 보게되었는데, 그때 장기하와 얼굴들 band가 부르는 "달이 차오른다,가자"라는 곡을 듣게되었어...

그 당시 느낌은 "노래 참 재밌네..." 이정도...  내 수준으로 이들의 음악성을 평가하기엔 너무나 무리가 있는 관계로...^^;

그런데, 거기에 가 보니까 이 band 노래가 올라가 있네...  관심이 있었나 봐...  그래서 나도 나머지 노래들을 찾아서 들어봤는데...

한번 들어볼래...???

EBS 공감 공연실황도 함께 있어...^^

참, band名이 왜 이런지 알아...?

홍대 클럽에서 가장 얼굴이 잘생긴 사람들만 뽑아서 만들었기 때문에 밴드명이 '장기하와 얼굴들'이란다...ㅋ

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다음글은 http://ofeholic.tistory.com/158 에서 발췌한 내용...

장기하 (27)
밴드 눈 뜨고 코베인 드러머 겸
밴드 장기하와 얼굴들 보컬

노래를 들어보면 이사람 분명 지저분한 백수여야 하는데 아주 멀쩡하다못해, 깔끔한 인상에 관악산 S대 출신으로 왠지 모르게 느껴지는 배신감의 대상이자 또다른 엄친아

디씨 플짤로 유명세를 타고 있는 가운데 노래를 들어보니 처음엔 웃겨 죽다가 점점 재미로만 들을 노래는 아닌거라 노래마다 뚜렸한 개성에, 반복적인 멜로디와 율동도 있음

EBS 스페이스 공감에서는 총 네 곡을 선보였는데

첫곡 아무것도 없잖어는 (00:00)
선지자의 말을 믿고 초원을 향해 갔지만 결국 아무것도 없더라는, 기획 부동산에 속아 땅을 산 서민의 슬픔에서 현실 비판 메세지를

두번째곡 싸구려 커피는 (05:00)
현실주의 영향을 받은 백수의 리얼한 생활패턴을 고스란히 담았는데 랩과 일상어의 아슬아슬한 8옥타브 경계를 넘나드는 우리말 억양 살린 구수한 '읊조림'을 마음껏 만끽할 수 있으며

세번째곡 달이 차오른다,가자는 (10:00)
달이 차올라 여행을 떠나기 전날의 설레임과 다짐을 담백하게 그려내는데 반복적인 멜로디와 가사, 미미 시스터즈와의 환상적이고 몽환적인 율동은 원더걸스에게 일단 사과부터 하고 싸대기 날리는 강렬한 임팩트를 가진다

앵콜곡 나를 받아주오는 (14:40)
잘못한 남자의 이별 순간을 그리며 다시 받아줄 것으로 호소하는 곡으로 가사로는 쓰기 힘들 것 같았던 찐득찐득, 엉엉엉엉, 앵앵앵앵 등의 의성어 의태어를 새롭게 해석하고 있다. 반복적 맬로디가 매력있음은 물론

본인은 정확한 음악적 해석은 불가능한 수준으로, 다만 선정위원의 말처럼 요즘 흔해빠진 가요에서는 느낄수 없는 80년대 대학가요제풍의 음악이랄까 가사도 담백하고 노래도 중독성있는데다 왠지 정감가는 매력을 가진 보컬, 신비주의 전략을 쓰고 있다는 미미(미도리&미역)시스터즈와의 율동 호흡은 클릭비 이후 보기 힘들었던 밴드+보컬+춤의 환상적인 조화의 부활을 알리며 왠지 술은 마셨지만 음주운전은 하지 말아야 할 것 같은 강렬한 느낌을 준다.

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Link: 장기하와 얼굴들 :: 네이버 블로그: - ( http://blog.naver.com/beatlemom )

폰트

  

지난주 토요일날 병원가기전에 바꿨어...
그동안 아무생각없이 쓰던 내 핸드폰 폰트가 갑자시 미워져서...ㅋ
나중에 보여줄께...^^;

어쩜 이렇게 이런 이름으로 폰트가 다 있을줄이야...ㅎㅎㅎ

KV2300

이게 뭘까...ㅋ 맘에 들었으면 좋겠는데...^^;

오늘 서울 하늘은 하루종일 맑음

토이 (Vocal 윤하)

오늘 서울은 하루 종일 맑음 밤새 켜뒀던 TV 소리 들려 햇살 아래 넌 늘 행복한 기억 넌 지금 뭘 하고 있을까? 너의 웃는 얼굴 보고 싶은데 요즘 내 방은 하루 종일 어둠 멍하니 혼자 울다 웃곤 해 지금 몇 신지 어떤 요일인지 너 없인 아무 의미 없어 언제부턴가 우리 둘의 약속은 점점 나만의 것이 되어가고 널 향한 끈 끊어질까 매달릴수록 내가 아닌 모습들 널 귀찮게 만들던 내가 너무 싫었어 --->

오늘 서울은 하루 종일 맑음 그 많던 비는 이젠 끝인 가봐 우산 아래 난 늘 너와의 기억 가끔은 너도 생각할까? 너의 어깨에 기대고 싶은데 지금도 등 뒤를 돌아 보면 익숙한 품에 날 꼭 안아줄 것만 같은데 길 저편에 가쁜 숨을 내쉬며 손을 흔드는 너의 모습 보일 것 같은데 이젠... 언제부턴가 우리 둘의 약속은 점점 나만의 것이 되어가고 널 향한 끈 끊어질까 매달릴수록 내가 아닌 모습들 널 귀찮게 만들던 내가 너무 싫었어 너는 알까 --->

영원히 날 지키는 건 날 사랑한단 고백 수줍던 첫 입맞춤 꼭 어제 일 같은데 오늘 서울은 많은 눈이 내려 손엔 선물들 눈부신 거리 널 닮은 사람 내 옆을 스치네 넌 지금 어디에 있을까? 너의 웃는 얼굴 보고 싶어 --- END ---

[특집] KBS2 <대왕세종> 결산 - 실험들의 미덕 (종합)

2008.11.18 15:53

KBS2 대하사극 <대왕세종>은 2008년 1월 4일 스페셜 방송을 시작으로 막을 열었다. 1월 5일 본방송을 시작으로 11월 16일까지 총 86회로 대단원을 내렸다.

<대왕세종>의 전체 평균시청률은 15.3%였다. AGB닐슨 미디어리서치와 TNS 미디어 코리아의 각각 시청률 일일집계에서 동일하게 측정되었다. 마지막 86회는 13%대였다. KBS 대하사극의 전작들인 <불멸의 이순신>, <대조영> 등과 비교하면 초라했다. 거기에 <대왕세종>이 초반에 보여준 20%대 시청률은 높은 기대를 낳았고, 그 탓에 심리적으로 더욱 저조하게 평가받게 만든다.

더불어 최근 사극들과 비교하면 <대왕세종>은 더 큰 실패로 보인다. 주요 연기자 70여 명, 보조출연자 20,000여명, 총 200억원의 제작비라는 점에서 실패의 아픔은 비단 제작진에게만 주어진 것은 아니었다. <대왕세종>을 지켜본 시청자들에게도 큰 안타까움이다. 낮은 시청률은 TV 프로그램이 주는 궁극의 재미를 시청자들에게 주지 못하기 때문이다. 그러니까 아무리 재미있게 보았더라도 월요일 아침 동료들과 이야기를 나눌 수 없었다. TV 드라마 궁극의 재미를 주지 못했기 때문이다.

관객입장에서 TV 드라마와 극장 영화는 재미가 다르다. 극장 영화는 관객에게 독점감을 주지만, TV 드라마는 시청자에게 공유감을 준다. TV 드라마의 공유감이란 어떤 장면이나 감정에 대해 여러 사람과 이야기를 나누고 싶도록 만드는 재미이고, 극장 영화의 독점감이란 자기만이 찾은 무언가를 까발리고 싶도록 만드는 재미이다. 즉 관객이 흥행에 성공한 극장 영화에 대해 수다를 떨면서 느끼는 재미는 관객에게 덤이라면, 시청자가 자신이 즐겨보는 TV 드라마에 대해 누구와도 수다를 떨 수 있는 것은 부가적인 재미가 아니라 TV 드라마의 재미를 완성시키는 역할을 한다.

그럼에도 불구하고, 그러니까 어떤 변명도 낮은 시청률을 상각시켜주지는 못하지만, 각종 매체와 팬들은 종방에 대한 아쉬움으로 <대왕세종>에 여러 의미를 부여하고 있다. 공유감이라는 ‘TV 드라마’의 원론적인 재미는 충족시켜주지 못한 대신 역설적으로 ‘극장 영화’에서 맛볼 수 있는 독점감을 묘하게 주었기 때문이라고 풀이된다. 특히 그 독점감은 <대왕세종>이 86회라는 전통적인 대하드라마의 외향, 즉 대하드라마가 한국형 TV 드라마의 속성을 극단적으로 보여주는 형식이라는 점에서 20회 안팎의 한국 미니시리즈 드라마가 주는 중독성과 동일할 수는 없다.

바로 <대왕세종>의 ‘실험들’에 대한 평가 때문이다. <대왕세종>은 내적인 실험과 외적인 실험을 한 ‘KBS2 대하 사극 드라마’였다.

첫째, 채널변경과 방영시간변경에 따른 제작 주체와 경쟁력의 실험을 행했다. 채널변경은 국영채널의 성격이 가장 강한 KBS1에서 드라마를 한다는 것에 대한 본질적인 질문을 던졌고, 그리고 KBS2로 옮기면서 그 제작 주체가 누구에게 영향을 받을 것인가를 선택한 실험으로 해석된다. 시간대변경은 주말 정치 사극 드라마로서 동시간대 간판 프로그램들과 시청률 경쟁을 펼치는 실험을 행했다. 주말 틈새시장을 주류로 끌어올린 SBS 드라마와 경쟁한 동시에 더 크게는 방송국의 핵심프로그램인 9시 뉴스들과 동시간대에 경쟁하면서 ‘주말사극’의 경쟁력을 평가받는 외적인 실험도 감행했다. 이런 외부환경을 고려하면 15% 시청률은 실패라고 보기 힘들 정도이다. 성공까지는 아니더라도 선방으로 평가하고 싶다. (자세히보기)

둘째, <대왕세종>은 우리 시청자들이 알고 있는 전통적인 사극의 스토리 전개와 극적 갈등에서 벗어나면서 내적인 장르실험을 행했다. 왕족들의 수많은 눈물, 기존의 비장미 대신 화해와 이해로 묘사된 죽음, 현대물로 리메이크해도 좋을 정도로 완성도 높은 왕권과 신권의 정치 게임, 말싸움으로 때웠던 수많은 사극과 달리 자신의 의지를 행동으로 보여주는 인물들. 이런 요소들은 민중과 약속을 지키려는 절대권자의 의지, 권력에 대한 이상적인 욕망, 진보파와 보수파를 어떻게 볼 것인지에 대한 긍정적인 시각, 양쪽을 아우르는 의지적인 통합 리더십, 실용주의가 불러오는 오해 등, 역사를 재해석해 현시대를 반영하고 방향을 제시한다는 사극 장르의 기본을 충실히 보여주었다. 그래서 <대왕세종>의 시청자들은 웬만한 사극을 보더라도 드라마의 재미와 별도로 ‘사극의 재미’만큼은 갈증을 느낄 것이 확실하다. (자세히보기)

셋째, 신인들의 과감한 기용을 하며 전통적인 사극 드라마로서 캐스팅 실험을 행했다. 수년 전까지만 해도 10대 위주의 시트콤에서나 볼 수 있었던 신인들이 대거 등장했다. 특히 <대왕세종>은 소위 퓨전 사극 달리 전통 사극의 위치였으니 신인연기자들을 소모성 캐릭터가 아닌 에피소드의 갈등과 고민을 야기하는 캐릭터들로 배치했다는 점은 의미를 부여할 만하다. 등용문이라는 표현을 쉽게 하지만 그것은 소모되는 것이 아니라 그 문을 지나 앞으로 나아갈 수 있을 때 성립된다. <대왕세종>의 신인배우들은 자신들의 가능성을 충분히 보여주었고, 그래서 <대왕세종>은 수년이 지나 분명히 등용문으로 인정받을 수 있을 것이다. (자세히보기)

물론 이런 실험 결과에 대한 평가는 평가자마다 다를 것이다. 어떤 실험을 했는가에 대한 의견도 다를 것이다. 하지만 분명한 것은 ‘실험을 했다’는 사실이고, <대왕세종>의 실험들은 다분히 순환적이었다는 점이다.

<대왕세종>은 그 동안 KBS 주말 대하사극이 보여줬던 규칙들을 깼고, 전통적인 주말사극 장르 팬들은 이탈했으며, 그 결과는 상대적으로 저조한 시청률로 나타났다. 뒤집어보면 ‘사극이 이럴 수도 있구나’하면서 새로운 팬들이 유입되었고, 그 결과가 바로 15%대의 시청률을 만들었거나 지켜냈다는 뜻이기도 하다.

마지막으로 86회 중 80회를 본방 사수한 애시청자로서 <대왕세종>의 제작진에게 위안을 주기 위해 상기 시키고 싶은 점은 지금은 ‘인터넷 시대’인 동시에 ‘케이블 시대’라는 점이다. 즉 당신들의 의지와 의도는 선배들과 달리 다시 한번 평가받을 수 있다.

TV 드라마는 극장 영화들에 비해 재평가가 저조한 편이다. 그 이유는 당연히 TV 드라마 속성에 기인한다. 영상매체는 인쇄매체와 달리 콘텐츠 내부에 절대시간을 가지고 있고, 거기에 극장 영화에 비해 TV 드라마는 근본적으로 호흡이 길다. 그래서 주말사극은 말 그대로 대하드라마인 만큼 처음부터 마지막까지 다시 보기에는 너무나 긴 절대적인 시간을 가지고 있다. 즉 누군가 복기하려고 해도 그럴 수 있는 기회가 많지 않았다.

그러나 지금은 언제든지 인터넷을 통해 VOD 서비스를 이용할 수 있고, 우연찮게 재방, 삼방, 사방하는 케이블 채널에서 다시 발견할 수도 있는 시대이다. 드라마 분석 논문에서 <대왕세종>은 선배들보다 더 객관적이고 구체적으로 다시 한번 평가받을 가능성이 열려 있는 것이다. 물론 대전제는 그럴 만한 가치를 당신들의 드라마가 보여 주었기 때문이다.

김형호 기자 dajoa@maxmovie.com

<저작권자(c) ㈜맥스무비. 무단전재 및 재배포 금지>

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출처: http://www.maxmovie.com/movie_info/news_read.asp?idx=MI0081084802

ARM introduces S/W interface standard for Cortex-M series processors

11월 14, 2008

ARM introduces S/W interface standard for Cortex-M series processors

New standard from ARM provides a single, scalable interface standard across all Cortex-M series processor vendors enabling easier code sharing and re-use.

By Clive Maxfield

The folks at ARM have announced the availability of the ARM Cortex Microcontroller Software Interface Standard (CMSIS), a vendor-independent hardware abstraction layer for the Cortex-M processor series. The CMSIS enables consistent and simple software interfaces to the processor for silicon vendors and middleware providers, simplifying software re-use, reducing the learning curve for new microcontroller developers and reducing the time to market for new devices.

Of particular interest to readers of Programmable Logic DesignLine (www.pldesignline.com) is the fact that CMSIS will work for Cortex-M1 and future Cortex M-profile variants, because the Cortex-M1 is designed and optimized for FPGA-based implementation (see this Actel Implementation, for example).

Creation of software is acknowledged as a major cost-factor by the embedded industry. By standardizing the software interfaces across all Cortex silicon vendor products, this cost is significantly reduced, especially when creating projects for new devices or migrating existing software to a Cortex processor-based microcontroller from other silicon vendors.

The creation of the CMSIS enables silicon vendors to focus their resources on the differentiating peripheral features of their product, and eliminates the need to maintain their own individual and incompatible standards for programming a microcontroller.

The CMSIS has been developed in close partnership with several key silicon and software vendors including Atmel, IAR, KEIL, Luminary Micro, Micrium, NXP, SEGGER and STMicroelectronics. This collaboration, together with feedback from previous solutions, has resulted in an easy-to-use and easy-to-learn programming interface for Cortex processor-based devices.

The standard has been designed to be fully scalable to ensure that it is suitable for all Cortex-M processor series microcontrollers from the smallest 8KB device up to devices with sophisticated communication peripherals such as Ethernet or USB-OTG. (The CMSIS memory requirement for the Core Peripheral Access Layer is less the 1KB code, less then 10 bytes RAM).

In the future, ARM plans to extend the CMSIS with a Middleware Access Layer that provides standard software interfaces for Ethernet, SD/MMC, and a debug interface for consistent kernel-aware debugging of RTOS kernels. This extension to the CMSIS will simplify the deployment of standard middleware components on new Cortex processor-based microcontrollers.

Availability
Provided as a set of comprehensive documentation that is designed for integration into device user's guides, the CMSIS is available for free download from www.onARM.com, a website providing a comprehensive resource for embedded developers. CMSIS documentation and maintenance of the software layer will be provided by ARM.

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출처: http://www.pldesignline.com/212100046

메모의 기술..

삼정

2008.11.03 14:58:53

메모의 기술이라는 책의 소개글입니다.

서핑하다가 우연히 접하였는데,
개인적으로 아날로그적인 방법도 상당히 중요하게 생각하는지라, 제법 관심있게 보았습니다.
그렇지않아도, 제 UMPC에는 항상 포스트잇을 넉넉하게 붙여두고 즉각적인 메모에 활용중이랍니다. ^^;;

① 언제 어디서든 메모하라.
_ 머릿속에 떠오른 생각은 그 자리에서 바로 기록하는 것이 메모의 법칙이다.
*목욕할 때, 산책할 때, 잠들기 전 등 언제 어디서든 메모한다.
*늘 지니고 다니는 것, 늘 보이는 곳에 메모한다.

② 주위 사람들을 관찰하라.
_ 독자적인 방법을 고안할 능력이 있다면 자신만의 방법을 터득하면 되지만, 그럴 능력이 없다면 우선 눈에 보이는 것부터 시작하는 것이 최우선이다. 즉 일을 잘하는 사람의 방법을 보고 배우는 것이다.
*일을 잘하는 사람을 관찰하고 따라한다.
*일을 잘하는 사람과 자신을 비교할 수 있는 일람표를 만들어본다.
*회의 내용이 지루하면 다른 사람들을 관찰한다.

③ 기호와 암호를 활용하라.
_ 메모할 때 반드시 '글자'만 쓰란 법은 없다. 자신이 보고 무슨 내용인지 알 수 있으면 된다. 중요한 것은 자신만의 메모 흐름을 만드는 것이다.

④ 중요 사항은 한눈에 띄게 하라.
_ 메모하는 방법에는 정답이 없다. 시간이 지난 후 다시 검토했을 때 중요한 부분이 한눈에 들어오는 것이 좋은 메모다.
*중요한 사항에는 밑줄을 긋는다.
*좀더 중요한 사항은 동그라미로 표시한다.
*삼색 볼펜을 사용해 내용과 중요도를 구분한다.
*중요한 내용은 별도로 요약한다.

⑤ 메모하는 시간을 따로 마련하라.
_ 하루에 한 번이라도 수첩과 펜을 드는 습관이 생기면 특별히 노력하지 않아도 자연스럽게 메모하게 된다.
*메모만을 목적으로 하는 시간을 갖는다.
*일부러 커피숍을 찾거나 생각을 정리해 주는 여행을 떠난다.
*적어도 일주일에 한 번, 한 시간이라도 혼자만의 시간을 갖고 생각나는 것을 메모한다.

⑥ 메모를 데이터베이스로 구축하라.
_ 메모는 어떤 형태로든 남겨두면 훗날 효력을 발휘한다. 데이터베이스를 만드는 가장 중요한 목적은 '정리한 후 잊어버리자!'이다.
*메모는 어떤 형태로든 남겨둔다.
*메모를 모아 책 한 권으로 만든다.
*메모와 자료를 주제별로 문서 보관 상자에 넣어 데이터베이스화한다.

⑦ 메모를 재활용하라.
*예전의 메모를 다시 읽어보는 습관부터 기른다.
*메모한 것들은 날짜별 혹은 주제별로 정리한다.
*정리된 메모를 문서 보관 상자에 보관한다.
*다시 읽을 때는 느낀 점이나 아이디어를 다른 색 펜으로 적어둔다.

   내용이 더 궁금하신분은 꿈쟁이님의 블로그 를 들러보셔도 좋겠네요.
   요점을 상당히 잘 정리해 두셨더군요.

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출처: http://lifemanager.me/zbxe/6146

애인있어요

작사 최은하 / 작곡 윤일상 / 노래 이은미

 

아직도 넌 혼잔거니
물어보네요 난그저 웃어요

사랑하고 있죠
사랑하는 사람있어요

그대는 내가
안쓰러운건가봐

좋은사람있다면
한번 만나보라 말하죠
그댄모르죠
내게도 멋진 애인이있다는걸

너무 소중해 꼭 숨겨 두엇죠

그사람 나만 볼수있어요
내눈에만보여요

내입술에 영원히 담아둘거야
가끔씩 차오르는 눈물만
알고 있죠
그사람 그대라는 걸

나는그사람 갖고싶지않아요
욕심나지않아요 그냥 사랑하고 싶어요

그댄모르죠 내게도 멋진 애인이있다는걸
너무소중해 꼭숨겨두었죠
그사람나만볼수있어요 내눈에만 보여요
내입술에 영원히 담아둘거야
가끔씩 차오르는 눈물만 알고있죠

그사람 그대 라는걸

알겠죠
나혼자아닌걸요
안쓰러워말아요
언젠간은 그사람
소개할게요
이렇게 차오르는 눈물이
말하나요

그사람 그대 라는걸

Camel - Stationary Traveller

내가 좋아하고 즐겨듣는 음악...^^

여드름...

오늘 아침에 눈을 떠보니 코 정중앙에 여드름이 하나 딱...

색깔은 빨갛게 참 이쁘긴하다... (뭔 소리래...)

그런데 하필이면 코 중앙이 뭐냐고요~~~

갑자기 난 여드름에 급 당황(?)하는 나... -_-;;

그래도 "그나저나여드름은왜났을까ㅋㅋ" 누군가 이렇게 놀려대는 소리에도 난 마냥 즐겁기만하다...^^

PS.1)
백과사전에서 여드름을 찾아보니 영어로는 [acne vulgaris] 이렇게 쓴단다... 발음은 전혀 못하겠고...(--") 좀더 전문적으로 말하면 "심상성 좌창(尋常性挫創)"의 속칭이라고 한단다... 이건 전문의학적 표현이고 일반적으로는 [pimple]이라는 단어로 표현을 하는가보다... 여기까진 아무런 감흥도 문제도 없었다... 그런데 약간의 설명을 읽는순간, 어머나!!! 그 설명이 아래에 있는데 마지막 문장이 압권이다...ㅋㅋㅋ

PS.2)
사춘기의 남녀의 얼굴, 특히 볼과 이마에 많은 모낭(毛囊:毛包)의 염증을 말한다... 가슴이나 등에 생기는 경우도 있으며, 40세 무렵에서 생기는 일도 있다...

"How To Haggle"

Video from Howcast

외국은 무조건 다 정찰제라서 가격 흥정은 거의 없는줄 알고있었는데, 이 동영상을 보면 꼭 그렇지만도 않은가보다...ㅋㅋ
나름 특이한 동영상...

^^;

()() ~♡
( *.*) ~♡
☞☜ ♡*♡
▦▦ 아주많이
┛┗ 보고싶어~
어떻게하지? ^^;

휴일같은 火曜日 저녁...

 

2008/11/18(火)...  이날 저녁, 마치 휴일인것 같은 왠지모를 이 편안함은 뭘까...?

아름다운 멜로디로 사랑받는 재즈 앨범 10장

http://blog.naver.com/jsprito64/60057223248

Daum tv팟-테마 동영상-환상적인 드리프트! 진묘기 총 집합

http://tvpot.daum.net/theme/ThemeView.do?themeid=2371&lu=m_pop_7

다른건 다 그렇다쳐도 마지막 "국산트럭의 드리프트"는 예상을 깬 상식밖의...ㅋㅋㅋ 보고싶으면 http://tvpot.daum.net/theme/ThemeView.do?themeid=2371&clipid=1569889 로...^^

백문이 불여일견...!!!

해질 무렵, 그림같은 ‘베를린 하늘’

2008년11월11일(현지 시간) 독일 베를린에서 촬영한 전승기념탑의 모습. ⓒ로이터, 무단전재 및 재배포 금지...

 

정작 전승기념탑은 "로이터"로고에 가려서 잘 보이지도 않는다는...^^;

10월의 어느 멋진 날에

노르웨이 출신 뉴에이지그룹 Secret Garden의 1995년도 1집 "Song From A Secret Garden"에 수록된 "Serenade To Spring Song"이라는 곡에 가사를 붙여 부른 노래라고 합니다...

원곡은 제목처럼 봄에 대한 음악이었는데, 가사가 생기면서 가을에 들어도 더없이 좋은 노래로 새롭게 재창조가 되었습니다...

단풍이 아름다운 10월 어느 날씨 좋은날 들으면......

눈을 감고 찬찬히 음미하면서 듣고있자니 지금이 마치 10월 어느 멋진 날인것 같아...

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10월의 어느 멋진 날에

금주희/김동규 노래

눈을 뜨기 힘든 가을 보다 높은 저 하늘이 기분 좋아
휴일 아침이면 나를 깨운 전화 오늘은 어디서 무얼 할까
창밖에 앉은 바람 한점에도 사랑은 가득한걸
널 만난 세상 더는 소원없어 바램은 죄가 될테니까

가끔 두려워져 지난 밤 꿈처럼 사라질까 기도해
매일 너를 보고 너의 손을 잡고 내 곁에 있는 너를 확인해
창밖에 앉은 바람 한점에도 사랑은 가득한걸
널 만난 세상 더는 소원없어 바램은 죄가 될테니까

살아가는 이유 꿈을 꾸는 이유 모두가 너라는걸
네가 있는 세상 살아가는 동안 더 좋은 것은 없을꺼야

시월의 어느 멋진날에

부에노스 아이레스 탱고 카페 (Cafe De Los Maestros, 2008)

http://movie.naver.com/movie/bi/mi/basic.nhn?code=50274

동숭아트센터에서 관람...

전반부는 공연을 기획하게된, 공연을 준비하면서, 등등의 얘기를 주로하는 다큐멘터리적인 구성이라서 잠자기 딱좋은(?) 내용들로 가득~~~ㅋㅋ  내앞에 앉아계시던 분들은 정신 못차리고 주무시더만...^^;  그러나 후반부 콜론극장에서 펼쳐지는 공연실황은 아주아주 괜찮았슴...  그런데 하필이면 음악영화를 보는데 audio가 뭔가 좀 아쉬운 상황인것이 못내 아까웠는데...

영화 끝나고 나오는데 극장앞 카페에서 open classic concert를 짧게하는데 그 공연도 좋았슴...  TV에서 보던 성악가들을 직접 보는것도 좋았고 노래를 live로 들으니 확실히 다르긴 다르더만...

그날 비가와서 우산쓰고 봤는데, 이것도 나름 색다르고 좋은 추억이 된다는...

생각해보니 30여분간 서서 공연을 봤는데 좀 추웠을텐데...  춥지말라고 꼭 껴안아줄껄 왜 그생각을 못했지...?  바보멍청이... -_-; ㅋㅋㅋ

줄거리

아르헨티나, 부에노스 아이레스의 외곽에 위치한 에제이자 공항. 한때 부에노스 아이레스를 뜨겁게 달구었던 탱고의 거장들이 하나 둘 모여들기 시작한다. 1940~50년대 탱고의 영광을 재현해고자 기획된 특별공연을 위해 다시 모인 23인의 마에스트로들. 6~70년의 세월 동안 탱고에 대한 열정으로 살아온 호라시오 살간, 레오폴도 페데리코, 아틸리오 스탐포네 등 살아있는 그 자체로 전설인 뛰어난 마에스트로들은 부에노스 아이레스를 대표하는 탱고를 연주하며 전성기 시절을 뛰어넘는 실력을 뽐낸다. 마침내 세계 최고의 콜론 극장에서는 23명의 마에스트로들이 연주하는 탱고선율이 객석에 울려 퍼지는데…

지나간 시절에 대한 헌사 <부에노스아이레스 탱고카페>

씨네21 2008-11-05 08:03:12

‘탱고가 태어난 곳, 부에노스아이레스’에 탱고의 거장 23명이 다시 모인다. <부에노스아이레스 탱고카페>는 2007년 아르헨티나에서 실제 있었던 동명의 공연 실황과 그 준비과정을 담은 다큐멘터리다. 영화는 1940~50년대 탱고의 황금기를 추억하며 그 화려한 시절의 주인공들을 다시 무대에 세운다. 영화음악가로 활동하는 탱고 피아니스트 아틸리오 스탐포네, 중국·러시아·일본 등을 돌며 투어를 다니던 바이올리니스트 에밀리오 발카르체, 부에노스아이레스의 탕게리아를 떠나 일본에서 활동하던 보컬 버지니아 루케 등. 23명의 거장은 스튜디오에 모여 합주를 하고 노래를 부른다. 이는 프로듀서 구스타보 산타올라야의 영향력이 아니었다면 실현 불가능한 일이었다. 영화는 거장들의 과거와 현재, 부에노스아이레스의 거리, 공연 준비 모습 등을 교차로 보여주는데 이는 모두 지나간 시절에 대한 헌사다.

<부에노스아이레스 탱고카페>는 얼핏 빔 벤더슨의 <부에나비스타 소셜클럽>의 탱고 버전처럼 보인다. 하지만 <부에나비스타 소셜클럽>이 미국인의 시선으로 쿠바 지역의 음악과 그 혼을 정성들여 묘사했다면 <부에노스아이레스 탱고카페>는 지극히 내부자의 시선에서 모든 걸 대충 설명한다. 미구엘 코핸 감독은 주인공들의 인터뷰와 그들의 과거 영상 자료, 부에노스아이레스의 현재 거리 등을 단편적으로 이어 붙이는데 탱고의 정신을 재현하려는 의도에도 불구하고 이 모든 게 밋밋하다. 마에스트로라 지칭되는 23명의 주인공들이 어떤 인물인지, 탱고의 황금기 40, 50년대는 어떤 시절이었는지, 이들이 다시 모여 공연을 하는 이유가 뭔지 감독은 수많은 궁금증을 유발하고 대답하지 않는다. 보도자료가 없으면 이해하기 힘들 정도다. HD 디지털로 찍힌 영상도 힘이 없어 굴곡 많고 거친 탱고를 담기엔 적합하지 않아 보이고, 지나치게 자주 끊고 다음 컷으로 넘어가는 편집은 이야기에 대한 몰입을 떨어뜨린다. 구스타보 산타올라야가 모은 탱고 음악의 힘이 없었다면 <부에노스아이레스 탱고카페>는 정말 심심한 작품이 됐을 거다.

tip/영화를 구상한 사람은 <브로크백 마운틴> <모터싸이클 다이어리> 등의 영화음악으로 유명한 구스타보 산타올라야다. 그는 과거의 영광을 재현하기 위해 콘서트를 기획했고 동시에 그 과정을 영상으로 담는 영화 프로젝트도 진행했다. 그의 프로듀서하에 <모터싸이클 다이어리>에서 함께 작업한 바 있는 월터 살레스 감독이 기획자로 작업에 참여했다.
(글) 정재혁 monoresque@cine21.com

저작권자 ⓒ 씨네21.(www.cine21.com) 무단전재/재배포 금지

Xilinx Bitstream Converter

If anyone needs help with slave serial configuration from a CPU, look here: http://www.kamptec.com/blog/doku.php?id=hardware:xilinx-bin2h

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Xilinx Bitstream Converter

If you need to configure a Xilinx FPGA using a microprocessor, you need to have an appropriate electrical interface to the FPGA and a piece of code to do the programming.

But first, you need to get the FPGA-bitstream into your microprocessor. One way is to read the bitstream out of an external bit-file, which is located somewhere in the filesystem of your embedded system. This is flexible, since you can change the bitstream without touching any other software.

But if you don't have any filesystem, you need to embed the bitstream into you code.

The following small C-program helps you to convert a binary Xilinx bitstream file into a C-header file.

It's a brief one, but works fine for me.

#include <stdio.h>   int main( int argc, char *argv[]) {
	FILE *binfile, *hfile;
	int c, bytes = 0;   binfile = fopen( argv[1], "r");
	hfile = fopen( argv[2], "w");
	if (!(binfile && hfile)) {
		printf( "error: unable to open files\n");
		exit( 0);
	}
	fprintf( hfile, "const unsigned char fpgabits [] = {\n");
	while ((c = fgetc( binfile)) != EOF) {
		fprintf( hfile, "%i,%s", c, ++bytes % 16 ? " " : "\n");
	}
	fprintf( hfile, "};\n");
	fprintf( hfile, "const int fpgabits_size = %i;\n", bytes);
	exit( 0);
}

Save it as bin2h.c and compile it with

gcc bin2h.c -o bin2h

Now use your Xilinx IDE to setup the properties for the Generate Programming File process.

Enable Create Binary Configuration File to create a file containing the bitstream in a plain binary format.

Use the output file myfpga.bin as input to bin2h.

bin2h myfpga.bin myfpga.h

This creates a c-header file myfpga.h with the following format:

const unsigned char fpgabits [] = {
255, 255, 255, 255, 170, 153, 85, 102,
48, 0, 128, 1, 0, 0, 0, 7,
...
32, 0, 0, 0, 32, 0, 0, 0,
};
const int fpgabits_size = 169216;

Now include that file in your FPGA driver code and use this routine or your own to configure your FPGA.

Send questions, comments, suggestions or corrections to me.

Keywords: xilinx, fpga, mcu, cpu, configuration, bitstream

Xilinx Virtex-5 User-Guide Lite

February 13, 2008

Xilinx Virtex-5 User-Guide Lite

As opposed to wading through more than 1,000 pages of Virtex-5 User-Guide documentation, this "User Guide Lite " boils all the key details down into a few easily-digestible pages.

By Peter Alfke, Xilinx

Editor's Note: Generally speaking we (Programmable Logic DesignLine) are not in the business of publishing user guides for specific device families. But one of my favorite sayings (in addition to someone else exclaiming "My round, I think!") is the classic: "Rules are intended for the guidance of wise men and the blind obedience of fools."

The point is, where do you go to learn more about a specific family of FPGAs, for example? The vendor's data sheets are great if you are already an expert looking for a specific nugget of information, but more-often-than-not they are a pain in the rear end, telling you everything

except the fact you're trying to tie down.

At the other end of the spectrum are the vendor's main User Guides, but these can number hundreds or thousands of pages and are presented in such excruciating detail as to bring even the strongest amongst us to our knees.

If only there were something in between . . . Which brings us to this article, which is a

User-Guide Lite for the Xilinx Virtex-5 family of FPGAs.

In fact I think that this is an incredibly good idea. I would love to see the same treatment for all of the major FPGA and CPLD families from all of the vendors. My message is:

"If you write them, they will come. . ." So, over the course of time, I hope to build a little "library" of these guides . . . watch this space!

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What is the purpose of this paper?
This paper gives potential users an easy-to-grasp idea of the capabilities of the device functions of Xilinx Virtex-5 FPGAs. It describes the functionality of these devices in far more detail than in the data sheet, but avoids the minute implementation details covered in the various Virtex 5 FPGA User Guides.

Any designer contemplating designing with Virtex-5 FPGAs faces a dilemma: The first four pages of the data sheet give very concentrated information about the whole family, without describing the capabilities in enough detail. By comparison, the User Guides give all the details that the designer needs, but – at more than a thousand pages – it may require weeks of work to read and understand all of the details.

This paper describes the capabilities (what you can do) in detail, but leaves out the implementation details (how to utilize the capabilities). The idea is to give the designer enough information to evaluate the capabilities, without requiring weeks of study. This paper should create significant enthusiasm in many designers who before did not have the patience or the motivation to study the full-up User Guides.

Peter Alfke

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Configuration
Like all other Xilinx FPGAs, Virtex-5 FPGAs store their customized configuration in SRAM-type internal latches. The array size is between 8 Mb and 79 Mb (1 to 10 MB), depending on device size but independent of the specific user-design implementation, unless compression mode is used. The configuration storage is volatile and must be reloaded whenever the FPGA is powered up. This storage can also be reloaded at any time by pulling the PROG pin Low. Several methods and data formats for loading configuration are available, determined by the levels on the three Mode pins.

Bit-serial configurations can be either Master Serial where the FPGA generates the configuration clock (CCLK) signal, or Slave Serial where the external configuration data source also clocks the FPGA. For byte- and word-wide configurations, Master SelectMap mode generates the CCLK signal while Slave SelectMap mode receives the CCLK signal for the 8-, 16-, or 32-bit-wide transfer. Alternatively, Serial Peripheral Interface (SPI) and Byte Peripheral Interface (BPI) modes interface with industry-standard flash memories and are clocked by the FPGA's CCLK output. JTAG mode uses Boundary-Scan protocols to load bit-serial configuration data.

The bitstream configuration information is generated by the Xilinx ISE development software using a program called BitGen. The configuration process always executes the following sequence:

1. Detects power-up (Power-On Reset) or PROG being Low.
2. Clears the whole configuration memory.
3. Samples the mode pins to determine the configuration mode. (Master or slave, bit-serial or parallel, etc)
4. Loads the configuration data starting with a synchronization word and a check for the proper device code and ending with a cyclic redundancy check (CRC) of the complete bitstream.
5. Start-up executes a user-defined sequence of events: releasing the internal reset (or preset) of flip-flops, optionally waiting for the DCMs to lock, activating the output drivers and making DOBE go High.

Dynamic Reconfiguration Port (DRP)
The DRP gives the user easy access to configuration bits and status registers for the following three block types:

• 32 locations for each Clock Tile (both DCM and PLL)
• 128 locations for the System Monitor
• 128 locations for each MGT GTP_DUAL tile

DRP behaves like memory-mapped IO, and can access and modify block-specific configuration bits, as well as status and control registers.

Encryption, Readback, Compression, and Partial Re-configuration
As a special option, the bitstream can be AES-encrypted to prevent unauthorized copying of the design. The Virtex-5 FPGA performs the decryption using the internally stored 256-bit key that can use battery backup to remain non-volatile.

Most configuration data can be read back without affecting the user operation. Configuration data compression takes advantage of repetition in the configuration data structure. In most cases, configuration is an "all-or-nothing" operation, but the Virtex-5 FPGA also supports partial reconfiguration, which in certain designs can greatly improve the versatility of the FPGA, when applicable. It is possible to reconfigure only a portion of the FPGA while the rest of the logic remains active. This operation is called partial reconfiguration.

Subsets of the different logic types such as CLBs, BRAMs, I/Os, etc. can be designated as reconfigurable by using Xilinx PlanAhead and ISE software. A floorplan is created that includes the amount and type of logic required for the hierarchical block of the design that will be partially reconfigured. After the design is implemented, a partial bit file is generated for each component of the design that will be reconfigured.

Downloading the partial bit file is exactly like downloading a full bit file. Simply download the partial bit file to the JTAG, Serial, or SelectMap ports and the FPGA will be partially reconfigured. The Internal Configuration Access Port (ICAP) also supports partial reconfiguration, so that an external interface such as JTAG, Serial, or SelectMap may not be required.

Logic Fabric
Four-input look-up tables (LUTs) have been the mainstay of the logic fabric in FPGAs for almost 20 years. As advances in technology have made regular structures more space-efficient but interconnects more dominant, LUT capacity has been increased from 16 bits to 64 bits (6 inputs).

The LUTs in Virtex-5 FPGAs can be configured as either 6-input LUT (64-bit ROMs) with one output, or as two 5-input LUTs (32-bit ROMs) with separate outputs but common addresses or logic inputs. Four such LUTs and four flip flops as well as multiplexers and arithmetic carry logic form a slice, and two slices form a Configurable Logic Block (CLB). Virtex-5 FPGA slices implement multiplexers very efficiently: four 4:1, two 8:1, or one 16:1 multiplexer in any slice. In addition to this, between 25 and 50% of all slices can also use their LUTs as distributed 64-bit RAM or as 32-bit shift registers (SRL32) or as two SRL16s. Modern synthesis tools know how to take advantage of these highly efficient features, but expert users can also instantiate them.

Clock Management
Each Virtex-5 FPGA has two to six clock management tiles, each consisting of two digital clock managers (DCMs) and one phase-locked loop/phase-matched clock divider (PLL/PMCD). These three subblocks can be used individually or concatenated as desired.

Digital Clock Manager
The DCM can act as a zero-delay clock buffer when a clock signal drives CLKIN, while the CLK0 output is fed back to the CLKFB input. The DCM also provides three additional phases of the input frequency, shifted 90°, 180°, and 270° (CLK90, CLK180, and CLK270, respectively), as well as a doubled frequency CLK2X and its complement CLK2X180. The CLKDV output provides a fractional clock frequency that is phase-aligned to CLK0. The fraction is programmable as every integer from 2 to 16, as well as 1.5, 2.5, 3.5 . . . 7.5.

Frequency Synthesis
Independent of the DCM functionality already described, the frequency synthesis outputs CLKFX and CLKFX180 can be programmed to generate any output frequency that is FIN (the DCM input frequency) multiplied by M and simultaneously divided by D, where M can be any integer from 2 to 33 and D can be any integer from 1 to 32.

Multiplication and division are performed as a combined mathematical operation. Assume FIN = 50 MHz, M = 25, and D = 8. In this case, CLKFX is then 156.25 MHz, even though FIN × 25 = 1.25 GHz, which is well above the maximum frequency of 550 MHz.

If CLKFX is fed back to CLKFB, the CLKFX outputs are phase aligned to CLKIN whenever that is mathematically possible. In the example above, phase alignment occurs on every 8th CLKIN period, which is every 25th period of CLKFX.

If CLKFX is not fed back to CLKFB (i.e. the DFS is used by itself), then the input frequency may be as low as 1 MHz, provided the output meets the minimum frequency requirement of 19 MHz.

Phase Shifting
With CLK0 connected to CLKFB, all the nine CLK outputs (CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, CLKDV, CLKFX, and CLKFX180) can be shifted by a common amount, defined as any integer multiple of the CLKIN period divided by 256. This shift value can be established by configuration and can also be incremented or decremented dynamically by either 1/256 of the FIN period, or by one internal tap (less than 40 ps).

Phase-Locked Loop (PLL)
The PLL can serve as a frequency synthesizer for a wider range of frequencies and as a jitter filter for incoming clocks in conjunction with the DCMs. The heart of the PLL is a voltage-controlled oscillator (VCO) with a frequency range of 400 MHz to 1100 MHz, thus spanning more than one octave. Three sets of programmable frequency dividers (D, M, and O) adapt the VCO to the required application.

The pre-divider D (programmable by configuration) reduces the input frequency and feeds one input of the traditional PLL phase comparator. The feedback divider (programmable by configuration) acts as a multiplier because it divides the VCO output frequency before feeding the other input of the phase comparator. D and M must be chosen appropriately to keep the VCO within its controllable frequency range.

The VCO has eight equally-spaced outputs (0°, 45°, 90°, 135°, 180°, 225°, 270°, and 315°), each of which can be selected to drive one of the six output dividers, O1 to O5 (each programmable by configuration to divide by any integer from 1 to 127).

PLL Programmable Features
The PLL has two input-jitter filter options: low bandwidth or high bandwidth mode. Low bandwidth has the best jitter attenuation, but should not be used with clocks that change frequency rapidly. By comparison, high bandwidth mode has less jitter attenuation and should be used with input clocks that might change their frequency quickly.

Clock Distribution
Ideally, clock lines should be plentiful, reach every flip-flop on the device, and have very short propagation delay and extremely low skew. These requirements are difficult to combine; each Virtex-5 FPGA, therefore, has three different types of clock lines.

Global Clock Lines
In each Virtex-5 FPGA, 32 global clock lines have the highest fan-out and can reach every flip flop and clock enable as well as many logic inputs. There is a limit of 10 global clock lines within any region. Global clock lines must be driven by global clock buffers, which can also perform glitchless clock multiplexing and the clock enable function. Global clocks are often driven from the clock management tile, which can completely eliminate the basic clock distribution delay.

Regional Clocks
Regional clocks can drive all clock destinations in their region as well as the region above and below. A region is defined as any area that is 40 I/O high and half the chip wide. Virtex-5 FPGAs have between 8 and 24 regions. Each regional clock buffer can be driven from either of four clock-capable input pins, and its frequency can optionally be divided by any integer from 1 to 8.

I/O Clocks
I/O clocks are especially fast and serve only the localized IDELAY/ODELAY circuits and the I/O serializer/deserializer (SERDES) circuits, as described further down in the I/O logic section.

Block RAM with FIFO
Every Virtex-5 FPGA has between 32 and 324 true dual-port block RAMs, each having 36K bits.

• Synchronous operation: Each memory access, read and write, is controlled by the clock. All inputs, data, address, clock enable, and write enable are registered. "Nothing happens without a clock." The data output is always latched, retaining data until the next operation. An optional output data pipeline register allows higher clock rates at the cost of an extra cycle of latency. During a write operation, the data output can be made to reflect the previously stored data, the newly written data, or remain unchanged.
• Aspect ratio control: Each port can be configured as 32K × 1, 16K × 2, 8K × 4, 4K × 9, 2K × 18, or 1K × 36. The two ports can have different aspect ratios.
• True dual-port operation: The block RAM has two completely independent ports that share nothing but the stored data.
• The optional Simple Dual-Port primitive dedicates one port as a write port and the other as a read port. The data width can thus be extended to 72 bits for the 36 Kb full block RAM or 36 bits for the "split" 18K block RAM.
• Each block RAM can be divided into two completely independent 18 Kb RAMs. 
    Two adjacent block RAMs can be configured as one 64K × 1 true dual-port RAM with no additional logic.
• Error detection and correction: Each 64-bit wide BlockRAM can generate, store and utilize 8 additional "Hamming" bits, and perform single-bit error correction and double-bit error detection (ECC) during the read process. The ECC logic can also be used when writing to, or reading from, external 64/72-wide memories.

FIFO Controller
The built-in FIFO controller for single-clock (synchronous) or dual-clock (asynchronous a.k.a. multi-rate) operation increments the internal addresses and provides four handshaking flags: full, empty, almost full, and almost empty. The almost full and almost empty flags are freely programmable. FIFO width and depth are programmable like the block RAM, but the write and read ports always have identical width. "First-word-fall-through" is an option that presents the first-written word on the data output even before the first read operation. After the first word has been read, there is no difference between this mode and the normal mode.

Digital Signal Processing Element DSP48E Slice
DSP applications use many binary multipliers and accumulators which are slower, dissipate much higher power, and consume more area, when implemented in the programmable fabric.

This is why all Virtex-5 FPGAs have dedicated, full-custom, low- power DSP slices (32 to 640). They combine high speed with small size, while retaining programmability and thus user flexibility.

Each DSP48E slice fundamentally consists of a dedicated 25 × 18 bit two's complement multiplier and a 48-bit accumulator, both capable of operating at 550 MHz. The multiplier can be dynamically bypassed, and two 48-bit inputs can feed a single-instruction-multiple-data (SIMD) arithmetic unit (dual 24-bit add/sub/acc or quad 12-bit add/sub/acc), or a logic unit that can generate any one of 10 different logic functions of the two operands.

The DSP48E slice provides extensive pipelining and extension capabilities that enhance speed and efficiency of many applications, even beyond digital signal processing, such as wide dynamic bus shifters, memory address generators, wide bus multiplexers, and memory-mapped I/O register files. Obviously, the accumulator can also be used as a synchronous up/down counter, and the multiplier can be used as a barrel shifter.

Input/Output (I/O)
The number of I/O pins varies with device and package size from 220 to 1200. Each I/O pin is configurable and can be made to comply with a large number of standards. The User Guide uses three full pages to describe the I/O compatibilities of the various I/O options. With the exception of supply pins and a few dedicated configuration and clocking pins, all other package pins have the same I/O capabilities, constrained only by certain banking rules.

All I/O pins are organized in banks, with 40 pins per bank (20 pins in some banks in the central column). Each bank has one common VCCO output supply-voltage pin, which also powers certain input buffers. Some single-ended input buffers require an externally applied reference voltage VREF. One of every 20 pins can serve that purpose, if required.

I/O Electrical Characteristics
Single-ended outputs use a conventional CMOS push/pull output structure driving High towards VCCO or Low towards ground, and can be put into high-Z state. The user can specify the slew rate and the output strength, which is determined internally by the number of parallel output transistors. The input is always active, but is usually ignored while the output is active. Each pin can optionally have a weak pull-up or a weak pull-down resistor.

Any signal pin pair can be configured as LVDS input pair or output pair. LVDS input pin pairs can optionally be terminated with a 100 Ohm internal resistor.

Digitally Controlled Impedance (DCI) DCI can control the output drive impedance (series termination) or can provide parallel termination of input signals to VCCO, or even split (Thevenin) termination to VCCO/2. DCI uses two pins per bank as reference pins, but one such pair can also control multiple banks. VRN must be resistively pulled to VCCO, while VRP must be resistively connected to ground. The resistor must be either 1× or 2× the characteristic trace impedance, typically close to 50 Ohms.

I/O Logic

IDELAY and ODELAY
This section describes the available logic resources behind the I/O interfaces. All inputs and outputs can be configured as either combinatorial or registered. Double data rate is supported by all inputs and outputs. Any input or output can be individually delayed by up to 64 increments of ~75 ps each. This is known as IODELAY. The number of delay steps can be set by configuration and can also be incremented or decremented while in use. Since IDELAY and ODELAY share a common delay mechanism, only one of the two can be active per I/O.

For using either IDELAY or ODELAY, the user must instantiate the IDELAY control block and clock it with a frequency close to 200 MHz. Each 64-tap total IDELAY or ODELAY is servo-controlled to be equal to the ~5 ns period of that frequency, thus unaffected by temperature, supply voltage, and processing variations.

SerDes
Many applications combine high-speed bit-serial I/O with slower parallel operation inside the chip. This requires a serializer and deserializer (SerDes) inside the I/O structure. Each input has access to its own deserializer (serial-to-parallel converter) with programmable parallel width of 2, 3, 4, 5, 6, 7, 8, or 10 bits. Each output has access to its own serializer (parallel to serial converter) with programmable parallel width of up to 8 bits wide for single data rate, or up to 10 bits wide for double data rate.

System Monitor Each Virtex-5 FPGA contains exactly one System Monitor circuit. Its heart is a 10-bit 200 ksps analog-to-digital converter that can measure internal supply voltages and device temperature, as well as external voltages that are applied to a dedicated pin pair, or to 16 general-purpose programmable input pin pairs.

• Temperature resolution is a few degrees C, VCC resolution is ~3 mV, external input resolution is ~1 mV.
• Extensive signal storage and analysis tools are available.
• The digital information can be averaged, threshold-detected, and max/min-logged. It can also be used to power down the device when too hot, and can keep on monitoring while the chip is powered down.

The system monitor starts operating right after power-up, even before the beginning of configuration, so that it can monitor supply voltages before, during, and after configuration to be read out via JTAG TAP.

The following features are available in all 'LXT and 'SXT devices, but are not available in the 'LX devices.

Low-Power Gigabit Transceiver
Ultra-fast data transmission between chips, over the backplane, or over longer distances is becoming increasingly popular and important. It requires specialized dedicated on-chip circuitry and differential I/O capable of coping with the signal integrity issues at these high data rates.

Each Virtex-5 LXT or SXT device has between 8 to 24 Gigabit Transceiver-with-low-Power (GTP) circuits. Each of these is a combined transmitter and receiver capable of operating at a data rate between 100 Mb/s and 3.75 Gb/s, The transmitter and receiver are independent circuits, sharing only a common reference clock that uses a PLL to multiply the reference frequency input by certain programmable numbers between 2 and 25, to become the bit-serial data clock. Two GTP transceivers (i.e. two transmitters and two receivers) are combined as a slice using common Fref and PLL but are otherwise independent of each other. Each GTP has a large number of user-definable features and parameters. All of these can be defined during device configuration, and many can also be modified during operation.

Transmitter
The transmitter is effectively a parallel-to-serial converter with a conversion ratio of 8, 10, 16, or 20. The transmitter output drives the PC board with a single-channel differential current mode logic (CML) output signal.

TXOUTCLK is the appropriately divided serial data clock and can be used directly to register the parallel data coming from the internal logic. That incoming parallel data is fed through a small FIFO, and can optionally be modified with the 8B/10B algorithm to guarantee a sufficient number of transitions. The bit-serial output signal drives two package pins with complementary CML signals. This output signal pair has programmable signal swing as well as programmable pre-emphasis to compensate for PC board losses and other interconnect characteristics.

Receiver
The receiver is effectively a serial-to-parallel converter, changing the incoming bit serial differential signal into a parallel stream of words, each 8, 10, 16, or 20 bits wide. The receiver takes the incoming differential data stream, feeds it through a programmable equalizer (to compensate for PC-board and other interconnect characteristics), and uses the Fref input to initiate clock recognition. There is no separate clock line. The data pattern uses non-return-to-zero (NRZ) encoding and optionally guarantees sufficient data transitions by using 8B/10B encoding. Parallel data is then transferred into the FPGA fabric using the RXUSRCLK clock. The serial-to-parallel conversion ratio can be 8, 10, 16, or 20.

Out-of-band signaling
The GTP transceivers can provide Out-of-Band (OOB) signaling, often used to send low-speed signals from the transmitter to the receiver, while high-speed serial data transmission is not active, typically when the link is in a power-down state or has not been initialized.

PCI Express Endpoint Block
PCI Express is a packet-based high-speed point-to-point bit-serial I/O standard. The differential signal transmission uses an embedded clock, which eliminates the clock-to-data skew problems of traditional wide parallel buses. PCIe Base Specification defines a bit rate of 2.5 Gbps per lane. Using 8B/10B encoding this supports a data rate of 2.0 Gbps per lane, 16 Gbps for 8 lanes, or 64 Gbps for 32 lanes.

Virtex-5 LXT and SXT devices each include one built-in endpoint block compliant with PCI Express base specification 1.1. This block is highly configurable to user requirements, and can operate 1, 2, 4 or 8 lanes. The built-in PCI Express block interfaces to GTP or GTX transceivers for serialization/de-serialization, and to Block RAMs for data buffering. The combined PCI Express block implements the physical layer, data link layer and the transaction layer of the protocol.

Xilinx also provides a configurable ease-of-use soft wrapper that ties the various building blocks – the transceivers, Block RAM and user logic – into a compliant Endpoint solution. The user has control over the following parameters: Lane width, maximum payload size, fabric interface speeds, reference clock frequency, and Base Address register decoding and filtering.

10-100-1000 Mb/s Ethernet Controller
A hard-coded Tri-Mode Ethernet MAC core has been available in the Virtex-4 FX device, where it is coupled to the PowerPC processor. Virtex-5 LXT and SXT devices offer a version that is easily connected to the fabric and to the GTP modules, as well as to the SelectIO interface. This hard-coded version saves fabric resources and design effort. Each LXT or SXT device has 4 EMAC cores (2 blocks with 2 cores each), implementing the LINK layer of the OSI protocol stack. The CORE Generator software GUI helps to configure flexible interfaces to GTP or SelectIO technology, to the fabric and to a microprocessor (when required).

About Xilinx Virtex-5 FPGAs
The Virtex-5 family represents the fifth generation in the Virtex series. Built upon 65 nm triple-oxide technology, ExpressFabric technology, and the ASMBL architecture, the Virtex-5 family includes four domain-optimized platforms for high-speed logic (LX), digital signal processing (SXT), embedded processing and serial connectivity applications (LXT).

Production devices are shipping now and may be purchased online or through Xilinx distributors. For even further cost reductions, the Virtex-5 EasyPath program offers up to 75 percent cost reduction. Visit www.xilinx.com/virtex5 for more information.

For detailed technical information see:
http://www.xilinx.com/support/documentation/virtex-5.htm#19297

Peter Alfke joined Xilinx in 1988 as director of applications engineering. He currently serves as Distinguished Engineer in the Advanced Products Group.

Peter graduated in electronic engineering from the Technical University in Hannover, Germany in 1957. He went on to work in telecom and computer design with LM Ericsson and Litton Industries before moving to California in 1968. He has spent forty years in Applications Engineering with Fairchild, Zilog, AMD, and now Xilinx. Peter holds more than thirty patents, has authored many application notes, and given worldwide seminars on digital integrated circuits. He is active in the newsgroup

comp.arch.fpga.

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출처: http://www.pldesignline.com/howto/206503253

여행 사진의 무시무시한 비밀 3가지

글·사진=박종인 기자 seno@chosun.com
입력시간 : 2008.11.13 08:32

http://spn.chosun.com/site/data/html_dir/2008/11/13/2008111300226.html

여행 사진의 무시무시한 비밀 3가지

• 좋은 사진을 찍고 싶으시지요? 기분 좋게 여행을 다녀왔는데, 사진을 보니 눈으로 본 것만 못하다고요? 자, 여행 사진 비법 세 가지를 알려드립니다. ‘삐딱하게’ ‘사람’과 ‘시간’을 찍자, 바로 이겁니다. 이 비밀만 알고 있으면 이번 주말 연인과 가족, 그리고 친구들의 추억 남기기는 대성공! 모든 사진들은 클릭하셔서 큰 사진으로 보시기 바랍니다.

  
  세상을 삐딱하게 - 삼분할의 법칙

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• ▲ 경북 영주 부석사(클릭하시면 큰 이미지로 보실 수 있습니다)

• 경북 영주에 있는 부석사 입구입니다. 유홍준 전 문화재청장이 ‘영남 제일의 산책로’라 했던 그 길입니다. 해마다 가을이 되면 800m 정도 되는 은행나뭇길이 찬란한 황금빛으로 물듭니다. 제 뒤에 있던 아빠, 엄마가 “사탕 먹자”고 하자 어린 오누이가 달려오는 모습입니다.

  아이들의 위치를 잘 보세요. 한가운데도 아니고, 그렇다고 아주 바깥도 아닙니다. 저 뒤에 있는 일주문도 한가운데가 아니라 오른쪽으로 약간 벗어나 있습니다. 자, 메모하세요. 세상은 요지경, 삼분할의 법칙!

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• ▲ 구도

• 뷰파인더나 디카 액정에 가상의 선을 긋습니다. 가로로 두 개, 세로로 두 개. 그러면 화면이 아홉 개로 나뉩니다. 찍으려는 사람이나 물체를 그 선들이 만나는 점에 놓으십시오. 꼭 들어맞지 않아도 됩니다.

  한가운데가 아닌 주변부에 중요한 대상을 놓고 구도를 잡으면 이상하게도 사진이 됩니다. 이를 삼분할의 법칙이라고 합니다.

  위 사진에서 아이들은 왼쪽 아래에, 일주문은 오른쪽 아래에 놓여 있습니다. 그리고 화려한 은행나무 단풍은 위쪽을 뒤덮고 있지요. 아이들을 잘 찍겠다는 욕심에 많은 사람들은 아이들을 한가운데에 놓고 사진을 찍는 경우가 많습니다.

  아이들은 잘 나오겠지만, 정작 여행지에 대한 정보는 아이들에 가려서 보이지 않습니다. 연인, 가족을 여행지에서 찍으려면, 명심하세요, 화면 가운데에 넣지 마실 것. 우리가 찍으려는 건 증명사진이 아니라 기념사진입니다. 자, 아래 사진을 보실까요?

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• ▲ 덕유산 (클릭하시면 큰 이미지로 보실 수 있습니다)

• 역시 만추(晩秋)를 맞은 무주 구천동입니다. 오른쪽 아래에 사람 하나가 앉아 있습니다. 이 또한 가상의 선 오른쪽 아래에 붙어 있습니다.

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• 이 사람을 가운데에 넣으면 단풍도 눈에 들어오지 않고, 사람도 눈에 들어오지 않습니다.

  아래는 이 사진에 삼분할 선을 그어본 사진입니다.

  어떠신가요?

  묘하게도 삼분할 선에 들어맞는 구도가 나왔습니다.

  이 사진 찍으라고 죽을 뻔했습니다. 사진 속의 사람, 바로 접니다.

  30초 타이머를 맞춰놓고 30m를 달려가 제가 모델이 됐던 사진입니다.

  세 장 찍고 심장이 터질 것 같아서 관뒀습니다.

  자, 이건 어떨까요? 아래 사진은 삼장법사가 손오공을 데리고 지나갔던 중국 서쪽, ‘소금계곡’ 풍경입니다.

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• ▲ 소금계곡 (클릭하시면 큰 이미지로 보실 수 있습니다)

• 황량하기 짝이 없는 풍경 속에 한 사람이 걸어가고 있습니다. 그 사람의 위치를 보십시오. 역시 가운데에서 왼쪽으로 어긋나 있지요? 이 사람이 가운데 있었다면 참 웃기는 사진이 됐겠지요. 자 이제 여행지에서 사진을 찍을 때, 사람(혹은 중요한 풍경)은 언제나 삐딱하게 놓고 찍으세요.

  달력 사진 싫어요, 사람을 찍어요!
  

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• ▲ (클릭하시면 큰 이미지로 보실 수 있습니다)

• 위 사진을 한번 보세요. 아까 보신 사진과 다른 점이 있지요?

  네, 맞습니다. 사람을 일부러 지웠습니다. 어떠신지요? 그냥, 괜찮은 달력사진입니다. 한마디로 생동감이 없는 밋밋한 사진입니다. 계곡이 얼마나 큰 지도 잘 모르겠고요.

  위의 소금계곡 사진도 마찬가지입니다. 황량한 풍경으로 가는 사람이 없다고 생각해보세요. 그냥 무시무시한 풍경사진에 불과하지요. 거기에 사람이 있으니까 소위 말해서 ‘그림이 되는’ 겁니다. 부석사 은행나뭇길도 마찬가지입니다. 아이들이 없었다면 그저 예쁜 사진으로 끝났을 겁니다. 아래 사진은 어떻습니까?

• 
• ▲ 피렌체(클릭하시면 큰 이미지로 보실 수 있습니다)

• 이탈리아 피렌체의 아르노 강 풍경입니다. 격렬하게 키스를 하고 있는 연인이 없다면? 역시 달력사진이지요. 아무 특색이 없는 그런 밋밋한. 그렇다고 이 연인을 한가운데 넣고 찍었다면 그 또한 말이 되지 않는 사진이 됐을 겁니다. 우리가 담으려는 추억은 피렌체의 아르노 강과 다리지 연인이 아니니까요.

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• ▲ 온달산성(클릭하시면 큰 이미지로 보실 수 있습니다)

• 충북 단양에 있는 온달산성입니다. 바보 온달이 신라군과 맞서 싸우다가 전사한 곳입니다. 그날, 카메라를 삼각대에 세워놓고 한참을 기다렸습니다. 30분 정도? 마을 아이들이 신나게 뛰어오더니 제 앞을 스쳐갔답니다. 친구들이 먼저 가고, 맨 끝에 따라가던 아이가 계단을 올라가는 순간 파파팍 하고 세 장을 찍었죠. 아이한테 너무 고마웠답니다. 아이가 있었기에 산성의 규모를 보여줄 수 있었고, 아무런 재미도 없는 사진에 생동감을 선물 받았으니까요.

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• ▲ 페트라(클릭하시면 큰 이미지로 보실 수 있습니다)

• 요르단 남쪽에 있는 고대 도시 페트라 입구입니다. 영화 인디애나 존스를 찍은 곳이기도 하지요. 아래에 있는 엄마와 아들이 없었다면? 한번은 볼지 모르되 두 번 세 번 두고 보는 사진은 아닙니다. 두 사람이 있기 때문에 페트라 입구의 규모를 알 수 있는 것이고, 마치 영화의 한 장면처럼 음미를 할 사진으로 남게 된 것이지요. 이 사진 또한 삼분할의 법칙에 충실한 구도를 가지고 있습니다.

  시간을 찍어요!

  카메라는 시간을 기록하는 능력이 있다는 거, 아시나요? 셔터 스피드를 길게 잡으면 그 시간 동안의 움직임이 그대로 기록된답니다. 아래 사진!

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• ▲ 검룡소 (클릭하시면 큰 이미지로 보실 수 있습니다)

• 강원도 태백에 있는 한강의 발원지, 검룡소 사진입니다. 겨울에도 얼지 않는 차가운 샘물이 솟구치는 곳이지요. 아래쪽 물을 잘 보세요. 이 사진은 셔터를 8초 동안 열어놓고 찍은 모습입니다.

  8초 동안 물이 흐르면서 만든 무늬가 고스란히 찍혔습니다. 8초의 세월을 농축한 결과, 아무 생각 없이 찍었다면 제법 큰 개울 정도로 찍혔을 사진이 신비한 풍경으로 변신했습니다. 어떤 강의 시작이라는 엄숙한 분위기를 담고 싶었는데, 결과적으로 성공했다는 생각이 듭니다. 여기에는 일부러 사람을 넣지 않았습니다. 신비로운 분위기에 인간은 적합하지 않다는 판단을 했었지요. 다음 사진을 보실까요?

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• ▲ 박연폭포 (클릭하시면 큰 이미지로 보실 수 있습니다)

• 개성에 있는 박연폭포 풍경입니다. 셔터 스피드는 1/3초였습니다. 삼분의 일초 동안 떨어지는 폭포수의 궤적을 사진에 담았습니다. 그 사이에 주변으로 튄 물방울들이 바위에 번쩍이는 빛을 창조했고, 폭포수가 수면과 만난 지점에는 물안개가 피어올랐습니다.

  어떠신지요? 박연폭포를 본 순간부터 저는 이렇게 찍으리라 작심을 했답니다. 저 어마어마한 폭포를 사진 한 방으로 기록하려면 장기 노출밖에 없다고 생각했어요. 왼쪽 바위에 있는 사람들도 주목해보세요. 이 사람들이 없었다면 폭포 크기를 가늠할 수 없었겠지요?

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• ▲ 고창 보리밭 (클릭하시면 큰 이미지로 보실 수 있습니다)

• 마지막 사진입니다. 전북 고창에 있는 학원농장 보리밭입니다. 내년 5월, 꼭 가보시길 권합니다. 대한민국에서 가장 큰 보리밭입니다. 그 보리밭에서 저는 바람을 사진에 담았습니다. 보리밭을 훑고 사라지는 바람이 사진에 담겨 있습니다. 셔터 스피드가 1/15였습니다. 굉장히 긴 시간입니다. 아무렇게나 찍었다면 이 흔적은 사라지고, 대신에 조금 기울어진 보리들이 찍혔겠지요. 추억은 시간입니다. 점점 쌀쌀해지는 이 계절에, 카메라를 메고 떠나보십시오. 제가 알려드린 세 가지 비법을 기억해두셨다가 이번 주말에 실험해보심은 어떨지요.

  부록!
  11월 13일 자정까지 여행지 사진을 보내주세요. 사진 상담해드리고, 좋은 사진은 보정을 해서 다음 주 ‘박종인의 여행편지’에 소개해드립니다. 사진은 파일 사이즈가 1메가바이트를 넘지 않게 jpg 포맷으로 보내주십시오. 보내실 곳은 seno@chosun.com 제 이메일입니다.

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