출처: 근성오빠의 말랑말랑한 블로그
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사단법인 한국엔지니어클럽
일 시: 2010년 6월 17일 (목) 오전 7시 30분
장 소: 서울특별시 강남구 테헤란로 521 그랜드 인터컨티넨탈 호텔 2층 국화룸
저는 지난 6월 10일 오후 5시 1분에 컴퓨터를 뚫어지게 바라보고 있었습니다.
우리 나로호가 성공하기를 바라는 마음이 여기에 계신 어르신들도 크셨겠지만 저도 엄청나게 컸습니다. 그런데 대략 6시쯤에 실패했다는 이야기가 나오고 7시에 거의 그것이 확정되었습니다. 저는 성공을 너무너무 간절히 바랐습니다.
그날 연구실을 나오면서 이러한 생각으로 정리를 했습니다. 제가 그날 서운하고 속상했던 것은 나로호의 실패에도 있었지만 행여라도 나로호를 만들었던 과학자, 기술자들이 실망하지 않았을까 그분들이 의기소침하지 않았을까 그것이 더 가슴 아팠습니다. 그분들이 용기를 잃지 않고 더 일할 수 있기를 바라는 심정으로 어떻게 이것을 학생들에게 말해 주고 그분들에게 전해 줄까 하다가 그로부터 얼마 전에 이런 글을 하나 봤습니다.
1600년대에 프랑스에 라 포슈푸코라는 학자가 있었는데 그 학자가 이런 말을 했습니다.
‘촛불은 바람이 불면 꺼진다. 그러나 큰 불은 바람이 불면 활활 타오른다.’라는 말을 했습니다. 저는 우리의 우주에 대한 의지가 강열하다면 또 우리 연구자, 과학자들의 의지가 강열하다면 나로호의 실패가 더 큰 불이 되어서 그 바람이 더 큰 불을 만나서 활활 타오르기를 진심으로 기대합니다.
○ 그런데 이 나로호 말씀을 드리는 이유는 이러한 것도 바로 우리의 역사와 연관이 되어 있기 때문입니다. 이 실패가 사실은 너무도 당연하고 우리가 러시아의 신세를 지는 것을 국민이 부끄러움으로 여기지만 그것이 너무나도 당연하다는 것을 역사는 말해 주고 있습니다.
-1957 년입니다. 제가 초등학교 2학년 때 소련이 스푸트니크 1호라고 하는 인공위성을 발사했습니다. 그 충격은 대단했다고 하는데, 초등학교 학생인 저도 충격을 엄청나게 많이 받았습니다. 그러고 나서 미국이 깜짝 놀랐습니다. 그리고 뱅가드호를 발사했는데 뱅가드호는 지상 2m에서 폭발했습니다. 이것을 실패하고 미국이 본격적인 조사에 착수했습니다. 왜 소련은 성공하고 우리는 실패했는가, 그 연구보고서의 맨 마지막 페이지는 이렇게 끝이 나 있습니다.
‘우리나라(미국)가 중학교, 고등학교의 수학 교과과정을 바꿔야 한다.’ 아마 연세 드신 분들은 다 기억하실 것입니다.
그런데 사실은 소련이 스푸트니크 1호를 발사한 것도 독일 과학자들의 힘이었다는 것을 아실 것입니다. 미국이 뱅가드호를 실패하고 그 다음에 머큐리, 재미니, 여러분들이 아시는 아폴로계획에 의해서 우주사업이 성공했습니다. 그런데 그것도 미국의 힘이 아니라 폰 브라운이라고 하는 독일 미사일기술자를 데려다가 개발했다는 것도 여러분이 아실 것입니다.
○ 중국은 어떻게 되냐면 여기는 과학자들이니까 전학삼(錢學森)이라는 이름을 기억하실 텐데요, 전학삼은 상해 교통대학을 졸업하고 미국에 유학을 가서 캘리포니아에 공과대학에서 29살에 박사학위를 받고 캘리포니아 공과대학 교수를, 2차대전 때 미국 국방과학위원회의 미사일팀장을, 그리고 독일의 미사일기지 조사위원회 위원장을 했습니다. 미국에서는 핵심기술자입니다.
그런데 이 전학삼이라는 인물이1950년에 미사일에 관한 기밀문서를 가지고 중국으로 귀국하려다가 이민국에 적발되었습니다. 그래서 간첩혐의로 구금이 되었고 그때 미국에서는 ‘미국에 귀화해라. 미국에 귀화하면 너는 여기서 마음껏 연구할 수 있다.’라고 이야기했고 전학삼은 그것을 거절하고 있었습니다. 중국에서는 모택동이 미국 정부에 전학삼을 보내달라고 했습니다.
그런데 미국이 이 말을 들을 수밖에 없었던 것은 그때 중국 정부는 미국인 스파이를 하나 구속하고 있었고, 이 둘을 1 대 1로 교환하자고 그랬어요. 그런데 미국이 그 이야기를 들어주면서 전학삼에게 ‘마지막 기회를 주겠다, 우리는 너와 우리의 스파이를 교환하지만 네가 미국에 귀화한다면 너는 여기 있을 수 있다.’ 그랬더니 전학삼은 가겠다고 했어요. 그러니까 미국에서 전학삼에게 ‘너는 중국에 가더라도 책 한 권, 노트 한 권, 메모지 한 장도 가져갈 수 없다, 맨몸으로만 가라.’
그래도 전학삼은 가겠다고 했습니다.
나이 마흔여섯에 중국에 가서 모택동을 만났습니다. 여기서부터는 일화입니다.
모택동이 ‘우리도 인공위성을 쏘고 싶다, 할 수 있느냐.’ 그랬더니 전학삼이 이렇게 말했다고 합니다.
‘내가 그것을 해낼 수 있다. 그런데 5년은 기초과학만 가르칠 것이다. 그 다음 5년은 응용과학만 가르친다. 그리고 그 다음 5년은 실제 기계제작에 들어가면 15년 후에 발사할 수 있다. 그러니까 나에게 그동안의 성과가 어떠하냐 등의 말을 절대 15년 이내에는 하지 마라. 그리고 인재들과 돈만 다오. 15년 동안 나에게 어떠한 성과에 관한 질문도 하지 않는다면 15년 후에는 발사할 수 있다.’ 이렇게 대답했습니다.
모택동이 그것을 들어 주었습니다. 그래서 인재와 돈을 대주고 15년 동안은 전학삼에게 아무것도 묻지 말라는 명령을 내려 놓고 있었습니다.
그리고 이 사람 나이 61세, 1970년 4월에 중국이 인공위성 발사에 성공했습니다. 그리고 중국 정부가 이 모든 발사제작의 책임자가 전학삼이라는 것을 공식 확인해 주었습니다.
이렇게 보면 오늘날 중국의 우주과학 이러한 것도 전부 전학삼에서 나왔는데 그것도 결국은 미국의 기술입니다. 미국은 독일의 기술이고 소련도 독일의 기술입니다. 저는 이런 이야기를 하면서 우리가 러시아의 신세를 지는 것은 부끄러운 일이 아니다. 선진국도 다 그랬다는 말씀을 드리고자 합니다.
◈ 한국역사의 특수성
○ 미국이 우주과학을 발전시키기 위해서 중·고등학교의 수학 교과과정을 바꾸었다면 우리는 우리를 알기 위해서 무엇을 해야 하는가, 결론은 그것 입니다.
-역사를 보는 방법도 대단히 다양한데요. 우리는 초등학교 때 이렇게 배웠습니다.
‘조선은 500년 만에 망했다.’ 아마 이 가운데서 초등학교 때 공부 잘하신 분들은 이걸 기억하실 것입니다. 500년 만에 조선이 망한 이유 4가지를 달달 외우게 만들었습니다. 기억나십니까?
“사색당쟁, 대원군의 쇄국정책, 성리학의 공리공론, 반상제도 등 4가지 때문에 망했다.” 이렇게 가르칩니다. 그러면 대한민국 청소년들은 어떻게 생각하느냐 하면
‘아, 우리는 500년 만에 망한 민족이구나, 그것도 기분 나쁘게 일본에게 망했구나.’ 하는 참담한 심정을 갖게 되어 있습니다.
그런데 아까 나로호의 실패를 중국, 미국, 소련 등 다른 나라에 비추어 보듯이 우리 역사도 다른 나라에 비추어 보아야 됩니다.
조선이 건국된 것이 1392년이고 한일합방이 1910년입니다. 금년이 2010년이니까 한일합방 된 지 딱 100년이 되는 해입니다. 그러면 1392년부터 1910년까지 세계 역사를 놓고 볼 때 다른 나라 왕조는 600년, 700년, 1,000년 가고 조선만 500년 만에 망했으면 왜 조선은 500년 만에 망했는가 그 망한 이유를 찾는 것이 맞을 것입니다. 그런데 만약 다른 나라에는 500년을 간 왕조가 그 당시에 하나도 없고 조선만 500년 갔으면 어떻게 하겠습니까?
조선은 어떻게 해서 500년이나 갔을까 이것을 따지는 것이 맞을 것입니다.
-1300 년대의 역사 구도를 여러분이 놓고 보시면 전 세계에서 500년 간 왕조는 실제로 하나도 없습니다. 서구에서는 어떻게 됐느냐면, 신성로마제국이 1,200년째 계속되고 있었는데 그것은 제국이지 왕조가 아닙니다. 오스만투르크가 600년째 계속 되고 있었습니다. 그런데 그것도 제국이지 왕조는 아닙니다. 유일하게 500년 간 왕조가 하나 있습니다. 에스파냐왕국입니다. 그 나라가 500년째 가고 있었는데 불행히도 에스파냐왕국은 한 집권체가 500년을 지배한 것이 아닙니다.
예를 들면 나폴레옹이 ‘어, 이 녀석들이 말을 안 들어, 이거 안 되겠다. 형님, 에스파냐 가서 왕 좀 하세요.’ 그래서 나폴레옹의 형인 조셉 보나파르트가 에스파냐에 가서 왕을 했습니다. 이렇게 왔다 갔다 한 집권체이지 단일한 집권체가 500년 가지 못했습니다.
전세계에서 단일한 집권체가 518년째 가고 있는 것은 조선 딱 한 나라 이외에는 하나도 없습니다.
-그러면 잠깐 위로 올라가 볼까요.
고려가 500년 갔습니다. 통일신라가 1,000년 갔습니다. 고구려가 700년 갔습니다. 백제가 700년 갔습니다. 신라가 BC 57년에 건국됐으니까 BC 57년 이후에 세계 왕조를 보면 500년 간 왕조가 딱 두 개 있습니다. 러시아의 이름도 없는 왕조가 하나 있고 동남 아시아에 하나가 있습니다. 그 외에는 500년 간 왕조가 하나도 없습니다. 그러니까 통일신라처럼 1,000년 간 왕조도 당연히 하나도 없습니다. 고구려, 백제만큼 700년 간 왕조도 당연히 하나도 없습니다.
제가 지금 말씀드린 것은 과학입니다.
-그러면 이 나라는 엄청나게 신기한 나라입니다. 한 왕조가 세워지면 500년, 700년, 1,000년을 갔습니다. 왜 그럴까요? 그럴려면 두 가지 조건 중에 하나가 성립해야 합니다.
하나는 우리 선조가 몽땅 바보다, 그래서 권력자들, 힘 있는 자들이 시키면 무조건 굴종했다, 그러면 세계 역사상 유례없이 500년, 700년, 1,000년 갔을 것입니다. 그런데 우리 선조들이 바보가 아니었다, 인간으로서의 권리를 주장하고 다시 말씀드리면 인권에 관한 의식이 있고 심지어는 국가의 주인이라고 하는 의식이 있다면, 또 잘 대드는 성격이 있다면, 최소한도의 정치적인 합리성, 최소한도의 경제적인 합리성, 조세적인 합리성, 법적인 합리성, 문화의 합리성 이러한 것들이 있지 않으면 전 세계 역사상 유례없는 이러한 장기간의 통치가 불가능할 것이라고 말씀드릴 수 있습니다.
◈ 기록의 정신
○ "조선왕조실록(朝鮮王朝實錄)"을 보면 25년에 한 번씩 민란이 일어납니다.
여러분이 아시는 동학란이나 이런 것은 전국적인 규모이고, 이 민란은 요새 말로 하면 대규모의 데모에 해당합니다. 우리는 상소제도를 가지고 있었습니다. 백성들이, 기생도 노비도 글만 쓸 수 있으면 ‘왕과 나는 직접 소통해야겠다, 관찰사와 이야기하니까 되지를 않는다.’ 왕한테 편지를 보냅니다. 그런데 이런 상소제도에 불만을 가진 사람들이 생겨났습니다. 왜? 편지를 하려면 한문 꽤나 써야 되잖아요. ‘그럼 글 쓰는 사람만 다냐, 글 모르면 어떻게 하느냐’ 그렇게 해서 나중에는 언문상소를 허락해 주었습니다.
그래도 불만 있는 사람들이 나타났습니다. ‘그래도 글줄 깨나 해야 왕하고 소통하느냐, 나도 하고 싶다’ 이런 불만이 터져 나오니까 신문고를 설치했습니다. ‘그럼 와서 북을 쳐라’ 그러면 형조의 당직관리가 와서 구두로 말을 듣고 구두로 왕에게 보고했습니다. 이래도 또 불만이 터져 나왔습니다. 여러분, 신문고를 왕궁 옆에 매달아 놨거든요. 그러니까 지방 사람들이 뭐라고 했냐면 ‘왜 한양 땅에 사는 사람들만 그걸하게 만들었느냐, 우리는 뭐냐’ 이렇게 된 겁니다. 그래서 격쟁(?錚)이라는 제도가 생겼습니다. 격은 칠격(?)자이고 쟁은 꽹과리 쟁(錚)자입니다. 왕이 지방에 행차를 하면 꽹과리나 징을 쳐라. 혹은 대형 플래카드를 만들어서 흔들어라, 그럼 왕이 ‘무슨 일이냐’ 하고 물어봐서 민원을 해결해 주었습니다. 이것을 격쟁이라고 합니다.
○ 우리는 이러한 제도가 흔히 형식적인 제도겠지 라고 생각하지만 그게 아닙니다.
예를 들어 정조의 행적을 조사해 보면, 정조가 왕 노릇을 한 것이 24년입니다. 24년 동안 상소, 신문고, 격쟁을 해결한 건수가 5,000건 입니다. 이것을 제위 연수를 편의상 25년으로 나누어보면 매년 200건을 해결했다는 얘기이고 공식 근무일수로 따져보면 매일 1건 이상을 했다는 것입니다.
영조 같은 왕은 백성들이 너무나 왕을 직접 만나고 싶어 하니까 아예 날짜를 정하고 장소를 정해서 ‘여기에 모이시오.’ 해서 정기적으로 백성들을 만났습니다. 여러분, 서양의 왕 가운데 이런 왕 보셨습니까? 이것이 무엇을 말하느냐면 이 나라 백성들은 그렇게 안 해주면 통치할 수 없으니까 이러한 제도가 생겼다고 봐야 합니다.
그러면 이 나라 국민들은 바보가 아닙니다. 그렇게 보면 아까 말씀 드린 두 가지 사항 가운데 후자에 해당합니다. 이 나라 백성들은 만만한 백성이 아니다. 그러면 최소한도의 합리성이 있었을 것이다. 그 합리성이 무엇인가 하는 것을 오늘 말씀 드리고자 합니다.
-첫째는 조금 김새시겠지만 기록의 문화입니다.여러분이 이집트에 가 보시면, 저는 못 가봤지만 스핑크스가 있습니다. 그걸 딱 보면 어떠한 생각을 할까요? 중국에 가면 만리장성이 있습니다. 아마도 여기 계신 분들은 거의 다 이런 생각을 하셨을 것입니다. ‘이집트 사람, 중국 사람들은 재수도 좋다, 좋은 선조 만나서 가만히 있어도 세계의 관광달러가 모이는 구나’
여기에 석굴암을 딱 가져다 놓으면 좁쌀보다 작습니다. 우리는 뭐냐. 이런 생각을 하셨지요? 저도 많이 했습니다. 그런데 역사에 관심을 가지고 있다 보니까 그러한 유적이 우리에게 없는 것이 얼마나 다행인가 싶습니다. 베르사유의 궁전같이 호화찬란한 궁전이 없는 것이 얼마나 다행인가 싶습니다.
여러분, 만약 조선시대에 어떤 왕이 등극을 해서 피라미드 짓는 데 30만 명 동원해서 20년 걸렸다고 가정을 해보죠. 그 왕이 ‘국민 여러분, 조선백성 여러분, 내가 죽으면 피라미드에 들어가고 싶습니다. 그러니 여러분의 자제 청·장년 30만 명을 동원해서 한 20년 노역을 시켜야겠으니 조선백성 여러분, 양해하시오.’
그랬으면 무슨 일이 났을 것 같습니까? ‘마마, 마마가 나가시옵소서.’ 이렇게 되지 조선백성들이 20년 동안 그걸 하고 앉아있습니까? 안 하지요. 그러니까 우리에게는 그러한 문화적 유적이 남아 있을 수 없습니다. 만일 어떤 왕이 베르사유궁전 같은 것을 지으려고 했으면 무슨 일이 났겠습니까. ‘당신이 나가시오, 우리는 그런 것을 지을 생각이 없소.’ 이것이 정상적일 것입니다. 그러니까 우리에게는 그러한 유적이 있을 수가 없습니다.
-대신에 무엇을 남겨 주었느냐면 기록을 남겨주었습니다. 여기에 왕이 있다면, 바로 곁에 사관이 있습니다.
여러분, 이렇게 생각하시면 간단합니다. 여러분께서 아침에 출근을 딱 하시면, 어떠한 젊은이가 하나 달라붙습니다. 그래서 여러분이 하시는 말을 다 적고, 여러분이 만나는 사람을 다 적고, 둘이 대화한 것을 다 적고, 왕이 혼자 있으면 혼자 있다, 언제 화장실 갔으면 화장실 갔다는 것도 다 적고, 그것을 오늘 적고, 내일도 적고, 다음 달에도 적고 돌아가신 날 아침까지 적습니다. 기분이 어떠실 것 같습니까?
공식근무 중 사관이 없이는 왕은 그 누구도 독대할 수 없다고 경국대전에 적혀 있습니다. 우리가 사극에서 살살 간신배 만나고 장희빈 살살 만나고 하는 것은 다 거짓말입니다. 왕은 공식근무 중 사관이 없이는 누구도 만날 수 없게 되어 있습니다.
심지어 인조 같은 왕은 너무 사관이 사사건건 자기를 쫓아다니는 것이 싫으니까 어떤 날 대신들에게 ‘내일은 저 방으로 와, 저 방에서 회의할 거야.’ 그러고 도망갔습니다. 거기서 회의를 하고 있었는데 사관이 마마를 놓쳤습니다. 어디 계시냐 하다가 지필묵을 싸들고 그 방에 들어갔습니다. 인조가 ‘공식적인 자리가 아닌 데서 회의를 하는데도 사관이 와야 되는가?’ 그러니까 사관이 이렇게 말했습니다. ‘마마, 조선의 국법에는 마마가 계신 곳에는 사관이 있게 되어 있습니다.’ 그리고 적었습니다.
너무 그 사관이 괘씸해서 다른 죄목을 걸어서 귀향을 보냈습니다. 그러니까 다음 날 다른 사관이 와서 또 적었습니다. 이렇게 500년을 적었습니다.
사관은 종7품에서 종9품 사이입니다. 오늘날 대한민국의 공무원제도에 비교를 해보면 아무리 높아도 사무관을 넘지 않습니다. 그러한 사람이 왕을 사사건건 따라 다니며 다 적습니다. 이걸 500년을 적는데, 어떻게 했냐면 한문으로 써야 하니까 막 흘려 썼을 것 아닙니까? 그날 저녁에 집에 와서 정서를 했습니다. 이걸 사초라고 합니다.
그러다가 왕이 돌아가시면 한 달 이내, 이것이 중요합니다. 한 달 이내에 요새 말로 하면 왕조실록 편찬위원회를 구성합니다. 사관도 잘못 쓸 수 있잖아요. 그러니까 ‘영의정, 이러한 말 한 사실이 있소? 이러한 행동한 적이 있소?’ 확인합니다. 그렇게 해서 즉시 출판합니다. 4부를 출판했습니다. 4부를 찍기 위해서 목판활자, 나중에는 금속활자본을 만들었습니다.
여러분, 4부를 찍기 위해서 활자본을 만드는 것이 경제적입니까, 사람이 쓰는 것이 경제적입니까? 쓰는 게 경제적이지요. 그런데 왜 활판인쇄를 했느냐면 사람이 쓰면 글자 하나 빼먹을 수 있습니다. 글자 하나 잘못 쓸 수 있습니다. 하나 더 쓸 수 있습니다. 이렇게 해서 후손들에게 4부를 남겨주는데 사람이 쓰면 4부가 다를 수 있습니다. 그러면 후손들이 어느 것이 정본인지 알 수 없습니다. 그러니까 목판활자, 금속활자본을 만든 이유는 틀리더라도 똑같이 틀려라, 그래서 활자본을 만들었습니다.
이렇게 해서 500년 분량을 남겨주었습니다.
유네스코에서 조사를 했습니다. 왕의 옆에서 사관이 적고 그날 저녁에 정서해서 왕이 죽으면 한 달 이내에 출판 준비에 들어가서 만들어낸 역사서를 보니까 전 세계에 조선만이 이러한 기록을 가지고 있습니다. 이것이 6,400만자입니다. 6,400만자 하면 좀 적어 보이지요? 그런데 6,400만자는 1초에 1자씩 하루 4시간을 보면 11.2년 걸리는 분량입니다. 그러니까 우리나라에는 공식적으로 "조선왕조실록"을 다룬 학자는 있을 수가 없게 되어 있습니다.
-그런데 여러분, 이러한 생각 안 드세요? ‘사관도 사람인데 공정하게 역사를 기술했을까’ 이런 궁금증이 가끔 드시겠지요? 사관이 객관적이고 공정한 역사를 쓰도록 어떤 시스템을 가지고 있었는지를 말씀드리죠.
세종이 집권하고 나서 가장 보고 싶은 책이 있었습니다. 뭐냐 하면 태종실록입니다. ‘아버지의 행적을 저 사관이 어떻게 썼을까?’ 너무너무 궁금해서 태종실록을 봐야겠다고 했습니다. 맹사성이라는 신하가 나섰습니다.
‘보지 마시옵소서.’ ‘왜, 그런가.’ ‘마마께서 선대왕의 실록을 보시면 저 사관이 그것이 두려워서 객관적인 역사를 기술할 수 없습니다.’
세종이 참았습니다. 몇 년이 지났습니다. 또 보고 싶어서 환장을 했습니다. 그래서 ‘선대왕의 실록을 봐야겠다.’ 이번에는 핑계를 어떻게 댔느냐면 ‘선대왕의 실록을 봐야 그것을 거울삼아서 내가 정치를 잘할 것이 아니냐’
그랬더니 황 희 정승이 나섰습니다. ‘마마, 보지 마시옵소서.’ ‘왜, 그런가.’
‘마마께서 선대왕의 실록을 보시면 이 다음 왕도 선대왕의 실록을 보려 할 것이고 다음 왕도 선대왕의 실록을 보려할 것입니다. 그러면 저 젊은 사관이 객관적인 역사를 기술할 수 없습니다. 그러므로 마마께서도 보지 마시고 이다음 조선왕도 영원히 실록을 보지 말라는 교지를 내려주시옵소서.’ 그랬습니다.
이걸 세종이 들었겠습니까, 안 들었겠습니까? 들었습니다. ‘네 말이 맞다. 나도 영원히 안 보겠다. 그리고 조선의 왕 누구도 실록을 봐서는 안 된다’는 교지를 내렸습니다. 그래서 조선의 왕 누구도 실록을 못 보게 되어 있었습니다.
-그런데 사실은 중종은 슬쩍 봤습니다. 봤다는 기록이 남아 있습니다. 그러나 그 누구도 안보는 것이 원칙으로 되어 있었습니다.
여러분, 왕이 못 보는데 정승판서가 봅니까? 정승판서가 못 보는데 관찰사가 봅니까? 관찰사가 못 보는데 변 사또가 봅니까?
이런 사람이 못 보는데 국민이 봅니까? 여러분, 문제는 여기에 있습니다.
조선시대 그 어려운 시대에 왕의 하루하루의 그 행적을 모든 정치적인 상황을 힘들게 적어서 아무도 못 보는 역사서를 500년을 썼습니다. 누구 보라고 썼겠습니까?
대한민국 국민 보라고 썼습니다.
저는 이런 생각을 합니다. 이 땅은 영원할 것이다. 그리고 우리의 핏줄 받은 우리 민족이 이 땅에서 영원히 살아갈 것이다. 그러니까 우리의 후손들이여, 우리는 이렇게 살았으니 우리가 살았던 문화, 제도, 양식을 잘 참고해서 우리보다 더 아름답고 멋지고 강한 나라를 만들어라, 이러한 역사의식이 없다면 그 어려운 시기에 왕도 못 보고 백성도 못 보고 아무도 못 보는 그 기록을 어떻게 해서 500년이나 남겨주었겠습니까.
"조선왕조실록"은 한국인의 보물일 뿐 아니라 인류의 보물이기에, 유네스코가 세계기록문화유산으로 지정을 해 놨습니다.
○ ‘승정원일기(承政院日記)’가 있습니다. 승정원은 오늘날 말하자면 청와대비서실입니다. 사실상 최고 권력기구지요. 이 최고 권력기구가 무엇을 하냐면 ‘왕에게 올릴 보고서, 어제 받은 하명서, 또 왕에게 할 말’ 이런 것들에 대해 매일매일 회의를 했습니다. 이 일지를 500년 동안 적어 놓았습니다. 아까 실록은 그날 밤에 정서했다고 했지요. 그런데 ‘승정원일기’는 전월 분을 다음 달에 정리했습니다. 이 ‘승정원일기’를 언제까지 썼느냐면 조선이 망한 해인 1910년까지 썼습니다. 누구 보라고 써놓았겠습니까? 대한민국 국민 보라고 썼습니다. 유네스코가 조사해보니 전 세계에서 조선만이 그러한 기록을 남겨 놓았습니다. 그런데 ‘승정원일기’는 임진왜란 때 절반이 불타고 지금 288년 분량이 남아있습니다. 이게 몇 자냐 하면 2억 5,000만자입니다. 요새 국사편찬위원회에서 이것을 번역하려고 조사를 해 보니까 잘하면 앞으로 50년 후에 끝나고 못하면 80년 후에 끝납니다. 이러한 방대한 양을 남겨주었습니다. 이것이 우리의 선조입니다.
○ ‘일성록(日省錄)’이라는 책이 있습니다. 날 日자, 반성할 省자입니다. 왕들의 일기입니다. 정조가 세자 때 일기를 썼습니다. 그런데 왕이 되고 나서도 썼습니다. 선대왕이 쓰니까 그 다음 왕도 썼습니다. 선대왕이 썼으니까 손자왕도 썼습니다. 언제까지 썼느냐면 나라가 망하는 1910년까지 썼습니다.
아까 ‘조선왕조실록’은 왕들이 못 보게 했다고 말씀 드렸지요. 선대왕들이 이러한 경우에 어떻게 정치했는가를 지금 왕들이 알게 하려면 어떻게 해야 되는가를 정조가 고민해서 기왕에 쓰는 일기를 체계적, 조직적으로 썼습니다. 국방에 관한 사항, 경제에 관한 사항, 과거에 관한 사항, 교육에 관한 사항 이것을 전부 조목조목 나눠서 썼습니다.
여러분, 150년 분량의 제왕의 일기를 가진 나라를 전 세계에 가서 찾아보십시오. 저는 우리가 서양에 가면 흔히들 주눅이 드는데 이제부터는 그럴 필요 없다고 생각을 합니다.
저는 언젠가는 이루어졌으면 하는 꿈과 소망이 있습니다. 이러한 책들을 전부 한글로 번역합니다. 이 가운데 ‘조선왕조실록’은 개략적이나마 번역이 되어 있고 나머지는 손도 못 대고 있습니다. 이것을 번역하고 나면 그 다음에 영어로 하고 핀란드어로 하고 노르웨이어로 하고 덴마크어로 하고 스와힐리어로 하고 전 세계 언어로 번역합니다. 그래서 컴퓨터에 탑재한 다음날 전 세계 유수한 신문에 전면광고를 냈으면 좋겠습니다.
‘세계인 여러분, 아시아의 코리아에 150년간의 제왕의 일기가 있습니다. 288년간의 최고 권력기구인 비서실의 일기가 있습니다. 실록이 있습니다. 혹시 보시고 싶으십니까? 아래 주소를 클릭하십시오. 당신의 언어로 볼 수 있습니다.’
해서 이것을 본 세계인이 1,000만이 되고, 10억이 되고 20억이 되면 이 사람들은 코리안들을 어떻게 생각할 것 같습니까.
‘야, 이놈들 보통 놈들이 아니구나. 어떻게 이러한 기록을 남기는가, 우리나라는 뭔가.’이러한 의식을 갖게 되지 않겠습니까. 그게 뭐냐면 국격이라고 하는 것입니다. 한국이라고 하는 브랜드가 그만큼 세계에서 올라가는 것입니다. 우리의 선조들은 이러한 것을 남겨주었는데 우리가 지금 못 하고 있을 뿐입니다.
○ 이러한 기록 중에 지진에 대해 제가 조사를 해 보았습니다. '삼국사기(三國史記)'에는 지진이 87회 기록되어 있습니다. ‘삼국유사(三國遺事)’에는 3회 기록되어 있습니다. ‘고려사(高麗史)’에는 249회의 지진에 관한 기록이 있습니다. ‘조선왕조실록’에는 2,029회 나옵니다. 다 합치면 2,368회의 지진에 관한 기록이 있습니다.
우리 방폐장, 핵발전소 만들 때 이것을 참고해야 한다고 생각합니다. 이것을 통계를 내면 어느 지역에서는 155년마다 한 번씩 지진이 났었을 수 있습니다. 어느 지역은 200년마다 한 번씩 지진이 났었을 수 있습니다. 이러한 지역을 다 피해서 2000년 동안 지진이 한 번도 안 난 지역에 방폐장, 핵발전소 만드는 것이 맞을 것입니다. 이렇게 해서 방폐장, 핵발전소 만들면 세계인들이 틀림없이 산업시찰을 올 것입니다. 그러면 수력발전소도 그런 데 만들어야지요. 정문에 구리동판을 세워놓고 영어로 이렇게 썼으면 좋겠습니다.
‘우리 민족이 가진 2,000년 동안의 자료에 의하면 이 지역은 2,000년 동안 단 한번도 지진이 발생하지 않았다. 따라서 이곳에 방폐장, 핵발전소, 수력발전소를 만든다. 대한민국 국민 일동.’
이렇게 하면 전 세계인들이 이것을 보고 ‘정말 너희들은 2,000년 동안의 지진에 관한 기록이 있느냐?’고 물어볼 것이고, 제가 말씀드린 책을 카피해서 기록관에 하나 갖다 놓으면 됩니다.
이 지진의 기록도 굉장히 구체적입니다. 어떻게 기록이 되어 있느냐 하면 ‘우물가의 버드나무 잎이 흔들렸다’ 이것이 제일 약진입니다. ‘흙담에 금이 갔다, 흙담이 무너졌다, 돌담에 금이 갔다, 돌담이 무너졌다, 기왓장이 떨어졌다, 기와집이 무너졌다‘ 이렇게 되어 있습니다.
현재 지진공학회에서는 이것을 가지고 리히터 규모로 계산을 해 내고 있습니다. 대략 강진만 뽑아보니까 통일신라 이전까지 11회 강진이 있었고 고려시대에는 11회 강진이, 조선시대에는 26회의 강진이 있었습니다. 합치면 우리는 2,000년 동안 48회의 강진이 이 땅에 있었습니다.
이러한 것을 계산할 수 있는 자료를 신기하게도 선조들은 우리에게 남겨주었습니다.
◈ 정치, 경제적 문제
○ 그 다음에 조세에 관한 사항을 보시겠습니다.
세종이 집권을 하니 농민들이 토지세 제도에 불만이 많다는 상소가 계속 올라옵니다. 세종이 말을 합니다.
‘왜 이런 일이 나는가?’ 신하들이 ‘사실은 고려 말에 이 토지세 제도가 문란했는데 아직까지 개정이 안 되었습니다.’
세종의 리더십은 ‘즉시 명령하여 옳은 일이라면 현장에서 해결 한다’는 입장입니다. 그래서 개정안이 완성되었습니다. 세종12년 3월에 세종이 조정회의에 걸었지만 조정회의에서 부결되었습니다. 왜 부결 되었냐면 ‘마마, 수정안이 원래의 현행안보다 농민들에게 유리한 것은 틀림없습니다. 그러나 농민들이 좋아할지 안 좋아할지 우리는 모릅니다.’ 이렇게 됐어요. ‘그러면 어떻게 하자는 말이냐’ 하다가 기발한 의견이 나왔어요.
‘직접 물어봅시다.’ 그래서 물어보는 방법을 찾는 데 5개월이 걸렸습니다. 세종12년 8월에 국민투표를 실시했습니다. 그 결과 찬성 9만 8,657표, 반대 7만 4,149표 이렇게 나옵니다. 찬성이 훨씬 많지요. 세종이 조정회의에 다시 걸었지만 또 부결되었습니다. 왜냐하면 대신들의 견해는 ‘마마, 찬성이 9만 8,000, 반대가 7만 4,000이니까 찬성이 물론 많습니다. 그러나 7만 4,149표라고 하는 반대도 대단히 많은 것입니다. 이 사람들이 상소를 내기 시작하면 상황은 전과 동일합니다.’ 이렇게 됐어요.
세종이 ‘그러면 농민에게 더 유리하도록 안을 만들어라.’해서 안이 완성되었습니다. 그래서 실시하자 그랬는데 또 부결이 됐어요. 그 이유는 ‘백성들이 좋아할지 안 좋아할지 모릅니다.’였어요. ‘그러면 어떻게 하자는 말이냐’하니 ‘조그마한 지역에 시범실시를 합시다.’ 이렇게 됐어요.
시범실시를 3년 했습니다. 결과가 성공적이라고 올라왔습니다. ‘전국에 일제히 실시하자’고 다시 조정회의에 걸었습니다. 조정회의에서 또 부결이 됐어요. ‘마마, 농지세라고 하는 것은 토질이 좋으면 생산량이 많으니까 불만이 없지만 토질이 박하면 생산량이 적으니까 불만이 있을 수 있습니다. 그래서 이 지역과 토질이 전혀 다른 지역에도 시범실시를 해 봐야 됩니다.’ 세종이 그러라고 했어요. 다시 시범실시를 했어요. 성공적이라고 올라왔어요.
세종이 ‘전국에 일제히 실시하자’고 다시 조정회의에 걸었습니다. 또 부결이 됐습니다. 이유는 ‘마마, 작은 지역에서 이 안을 실시할 때 모든 문제점을 우리는 토론했습니다. 그러나 전국에서 일제히 실시할 때 무슨 문제가 나는지를 우리는 토론한 적이 없습니다.’ 세종이 토론하라 해서 세종25년 11월에 이 안이 드디어 공포됩니다.
조선시대에 정치를 이렇게 했습니다. 세종이 백성을 위해서 만든 개정안을 정말 백성이 좋아할지 안 좋아할지를 국민투표를 해 보고 시범실시를 하고 토론을 하고 이렇게 해서 13년만에 공포·시행했습니다.
대한민국정부가 1945년 건립되고 나서 어떤 안을 13년 동안 이렇게 연구해서 공포·실시했습니까. 저는 이러한 정신이 있기 때문에 조선이 500년이나 간 것이 아닌가 하는 생각을 하고 있습니다.
◈ 법률 문제
○ 법에 관한 문제를 보시겠습니다.
우리가 오늘날 3심제를 하지 않습니까? 조선시대에는 어떻게 했을 것 같습니까? 조선시대에 3심제는 없었습니다. 그런데 사형수에 한해서는 3심제를 실시했습니다. 원래는 조선이 아니라 고려 말 고려 문종 때부터 실시했는데, 이를 삼복제(三覆制)라고 합니다.
조선시대에 사형수 재판을 맨 처음에는 변 사또 같은 시골 감형에서 하고, 두 번째 재판은 고등법원, 관찰사로 갑니다. 옛날에 지방관 관찰사는 사법권을 가지고 있었습니다. 마지막 재판은 서울 형조에 와서 받았습니다. 재판장은 거의 모두 왕이 직접 했습니다. 왕이 신문을 했을 때 그냥 신문한 것이 아니라 신문한 것을 옆에서 받아썼어요. 조선의 기록정신이 그렇습니다. 기록을 남겨서 그것을 책으로 묶었습니다.
그 책 이름이 ‘심리록(審理錄)’이라는 책입니다. 정조가 1700년대에 이 '심리록'을 출판했습니다. 오늘날 번역이 되어 큰 도서관에 가시면 ‘심리록’이라는 책이 있습니다. 왕이 사형수를 직접 신문한 내용이 거기에 다 나와 있습니다.
왕들은 뭐를 신문했냐 하면 이 사람이 사형수라고 하는 증거가 과학적인가 아닌가 입니다. 또 한 가지는 고문에 의해서 거짓 자백한 것이 아닐까를 밝히기 위해서 왕들이 무수히 노력합니다. 이 증거가 맞느냐 과학적이냐 합리적이냐 이것을 계속 따집니다. 이래서 상당수의 사형수는 감형되거나 무죄 석방되었습니다.
이런 것이 조선의 법입니다. 이렇기 때문에 조선이 500년이나 간 것이 아닌가 하는 생각을 합니다.
◈ 과학적 사실
○ 다음에는 과학에 대해 말씀 드리겠습니다.
코페르니쿠스가 태양이 아니라 지구가 돈다고 지동설을 주장한 것이 1543년입니다. 그런데 코페르니쿠스의 주장에는 이미 다 아시겠지만 물리학적 증명이 없었습니다. 물리학적으로 지구가 돈다는 것을 증명한 것은 1632년에 갈릴레오가 시도했습니다. 종교법정이 그를 풀어주면서도 갈릴레오의 책을 보면 누구나 지동설을 믿을 수밖에 없으니까 책은 출판금지를 시켰습니다. 그 책이 인류사에 나온 것은 그로부터 100년 후입니다. 1767년에 인류사에 나왔습니다.
-동양에서는 어떠냐 하면 지구는 사각형으로 생겼다고 생각했습니다. 하늘은 둥글고 지구는 사각형이다, 이를 천원지방설(天圓地方說)이라고 얘기합니다. 그런데 실은 동양에서도 지구는 둥글 것이라고 얘기한 사람들이 상당히 많았습니다. 대표적인 사람이 여러분들이 아시는 성리학자 주자입니다, 주희. 주자의 책을 보면 지구는 둥글 것이라고 나와 있습니다. 황진이의 애인, 고려시대 학자 서화담의 책을 봐도 ‘지구는 둥글 것이다, 지구는 둥글어야 한다, 바닷가에 가서 해양을 봐라 지구는 둥글 것이다’ 이렇게 주장했습니다.
-그런데 이것을 어떠한 형식이든 증명한 것이 1400년대 이순지(李純之)라고 하는 세종시대의 학자입니다. 이순지는 지구는 둥글다고 선배 학자들에게 주장했습니다. 그는 ‘일식의 원리처럼 태양과 달 사이에 둥근 지구가 들어가고 그래서 지구의 그림자가 달에 생기는 것이 월식이다, 그러니까 지구는 둥글다.’ 이렇게 말했습니다. 이것이 1400년대입니다. 그러니까 선배 과학자들이 ‘그렇다면 우리가 일식의 날짜를 예측할 수 있듯이 월식도 네가 예측할 수 있어야 할 것 아니냐’고 물었습니다. 이순지는 모년 모월 모시 월식이 생길 것이라고 했고 그날 월식이 생겼습니다. 이순지는 ‘교식추보법(交食推步法)’이라는 책을 썼습니다. 일식, 월식을 미리 계산해 내는 방법이라는 책입니다. 그 책은 오늘날 남아 있습니다.
이렇게 과학적인 업적을 쌓아가니까 세종이 과학정책의 책임자로 임명했습니다. 이때 이순지의 나이 약관 29살입니다. 그리고 첫 번째 준 임무가 조선의 실정에 맞는 달력을 만들라고 했습니다. 여러분, 동지상사라고 많이 들어보셨지요? 동짓달이 되면 바리바리 좋은 물품을 짊어지고 중국 연변에 가서 황제를 배알하고 뭘 얻어 옵니다. 다음 해의 달력을 얻으러 간 것입니다. 달력을 매년 중국에서 얻어 와서는 자주독립국이 못될뿐더러, 또 하나는 중국의 달력을 갖다 써도 해와 달이 뜨는 시간이 다르므로 사리/조금의 때가 정확하지 않아요.
그러니까 조선 땅에 맞는 달력이 필요하다 이렇게 됐습니다. 수학자와 천문학자가 총 집결을 했습니다. 이순지가 이것을 만드는데 세종한테 그랬어요.
‘못 만듭니다.’
‘왜?’
‘달력을 서운관(書雲觀)이라는 오늘날의 국립기상천문대에서 만드는데 여기에 인재들이 오지 않습니다.’
‘왜 안 오는가?’
‘여기는 진급이 느립니다.’ 그랬어요.
오늘날 이사관쯤 되어 가지고 국립천문대에 발령받으면 물 먹었다고 하지 않습니까? 행정안전부나 청와대비서실 이런 데 가야 빛 봤다고 하지요? 옛날에도 똑같았어요. 그러니까 세종이 즉시 명령합니다.
‘서운관의 진급속도를 제일 빠르게 하라.’
‘그래도 안 옵니다.’
‘왜?’
‘서운관은 봉록이 적습니다.’
‘봉록을 올려라.’ 그랬어요.
‘그래도 인재들이 안 옵니다.’
‘왜?’
‘서운관 관장이 너무나 약합니다.’
‘그러면 서운관 관장을 어떻게 할까?’
‘강한 사람을 보내주시옵소서. 왕의 측근을 보내주시옵소서.’
세종이 물었어요. ‘누구를 보내줄까?’
누구를 보내달라고 했는 줄 아십니까?
‘정인지를 보내주시옵소서.’ 그랬어요. 정인지가 누구입니까? 고려사를 쓰고 한글을 만들고 세종의 측근 중의 측근이고 영의정입니다.
세종이 어떻게 했을 것 같습니까? 영의정 정인지를 서운관 관장으로 겸임 발령을 냈습니다. 그래서 1,444년에 드디어 이 땅에 맞는 달력을 만드는 데 성공했습니다. 이순지는 당시 가장 정확한 달력이라고 알려진 아라비아의 회회력의 체제를 몽땅 분석해 냈습니다. 일본학자가 쓴 세계천문학사에는 회회력을 가장 과학적으로 정교하게 분석한 책이 조선의 이순지著 ‘칠정산외편(七政算外篇)’이라고 나와 있습니다.
그런데 달력이 하루 10분, 20분, 1시간 틀려도 모릅니다. 한 100년, 200년 가야 알 수 있습니다. 이 달력이 정확한지 안 정확한지를 어떻게 아냐면 이 달력으로 일식을 예측해서 정확히 맞으면 이 달력이 정확한 것입니다. 이순지는 '칠정산외편'이라는 달력을 만들어 놓고 공개를 했습니다. 1,447년 세종 29년 음력 8월 1일 오후 4시 50분 27초에 일식이 시작될 것이고 그날 오후 6시 55분 53초에 끝난다고 예측했습니다. 이게 정확하게 맞아떨어졌습니다. 세종이 너무나 반가워서 그 달력의 이름을 ‘칠정력’이라고 붙여줬습니다. 이것이 그 후에 200년간 계속 사용되었습니다.
여러분 1,400년대 그 당시에 자기 지역에 맞는 달력을 계산할 수 있고 일식을 예측할 수 있는 나라는 전 세계에 세 나라밖에 없었다고 과학사가들은 말합니다. 하나는 아라비아, 하나는 중국, 하나는 조선입니다.
그런데 이순지가 이렇게 정교한 달력을 만들 때 달력을 만든 핵심기술이 어디 있냐면 지구가 태양을 도는 시간을 얼마나 정교하게 계산해 내는가에 달려 있습니다. ‘칠정산외편’에 보면 이순지는 지구가 태양을 도는 데 걸리는 시간은 365일 5시간 48분 45초라고 계산해 놓았습니다. 오늘날 물리학적인 계산은 365일 5시간 48분 46초입니다. 1초 차이가 나게 1400년대에 계산을 해냈습니다. 여러분, 그 정도면 괜찮지 않습니까?
-홍대용이라는 사람은 수학을 해서 ‘담헌서(湛軒書)’라는 책을 썼습니다. ‘담헌서’는 한글로 번역되어 큰 도서관에는 다 있습니다. 이 ‘담헌서’ 가운데 제5권이 수학책입니다. 홍대용이 조선시대에 발간한 수학책의 문제가 어떤지 설명 드리겠습니다. ‘구체의 체적이 6만 2,208척이다. 이 구체의 지름을 구하라.’ cos, sin, tan가 들어가야 할 문제들이 쫙 깔렸습니다. 조선시대의 수학책인 ‘주해수용(籌解需用)’에는 이렇게 되어 있습니다.
sinA를 한자로 正弦, cosA를 餘弦, tanA를 正切, cotA를 餘切, secA를 正割, cosecA를 如割, 1-cosA를 正矢, 1-sinA를 餘矢 이렇게 되어 있습니다. 그러면 이런 것이 있으려면 삼각함수표가 있어야 되잖아요. 이 ‘주해수용’의 맨 뒤에 보면 삼각함수표가 그대로 나와 있습니다. 제가 한 번 옮겨봤습니다.
예를 들면 正弦 25도 42분 51초, 다시 말씀 드리면 sin25.4251도의 값은 0.4338883739118 이렇게 나와 있습니다. 제가 이것을 왜 다 썼느냐 하면 소수점 아래 몇 자리까지 있나 보려고 제가 타자로 다 쳐봤습니다. 소수점 아래 열세 자리까지 있습니다. 이만하면 조선시대 수학책 괜찮지 않습니까?
다른 문제 또 하나 보실까요? 甲地와 乙地는 동일한 子午眞線에 있다. 조선시대 수학책 문제입니다. 이때는 子午線이라고 안 하고 子午眞線이라고 했습니다. 이런 것을 보면 이미 이 시대가 되면 지구는 둥글다고 하는 것이 보편적인 지식이 되어 있는 것 같습니다. 甲地와 乙地는 동일한 子午線上에 있다. 甲地는 北極出地, 北極出地는 緯度라는 뜻입니다. 甲地는 緯度 37도에 있고 乙地는 緯度 36도 30분에 있다. 甲地에서 乙地로 직선으로 가는데 고뢰(鼓?)가 12번 울리고 종료(鍾鬧)가 125번 울렸다. 이때 지구 1도의 里數와 지구의 지름, 지구의 둘레를 구하라. 이러한 문제입니다.
이 고뢰(鼓? ) , 종료(鍾鬧)는 뭐냐 하면 여러분 김정호가 그린 대동여지도를 초등학교 때 사회책에서 보면 오늘날의 지도와 상당히 유사하지 않습니까? 옛날 조선시대의 지도가 이렇게 오늘날 지도와 비슷했을까? 이유는 축척이 정확해서 그렇습니다. 대동여지도는 십리 축척입니다. 십리가 한 눈금으로 되어 있는데 이것이 왜 정확하냐면 기리고거(記里鼓車)라고 하는 수레를 끌고 다녔습니다.
기리고거가 뭐냐 하면 기록할 記자, 리는 백리 2백리 하는 里자, 里數를 기록하는, 고는 북 鼓자, 북을 매단 수레 車, 수레라는 뜻입니다. 어떻게 만들었냐 하면 수레가 하나 있는데 중국의 동진시대에 나온 수레입니다. 바퀴를 정확하게 원둘레가 17척이 되도록 했습니다. 17척이 요새의 계산으로 하면 대략 5미터입니다. 이것이 100바퀴를 굴러가면 그 위에 북을 매달아놨는데 북을 ‘뚱’하고 치게 되어 있어요. 북을 열 번 치면 그 위에 종을 매달아놨는데 종을 ‘땡’하고 치게 되어 있어요. 여기 고뢰, 종료라고 하는 것이 그것입니다. 그러니까 이것이 5km가 되어서 딱 10리가 되면 종이 ‘땡’하고 칩니다. 김정호가 이것을 끌고 다녔습니다.
우리 세종이 대단한 왕입니다. 몸에 피부병이 많아서 온양온천을 자주 다녔어요. 그런데 온천에 다닐 때도 그냥 가지 않았습니다. 이 기리고거를 끌고 갔어요. 그래서 한양과 온양 간이라도 길이를 정확히 계산해 보자 이런 것을 했었어요. 이것을 가지면 지구의 지름, 지구의 둘레를 구할 수 있다는 얘기입니다. 그러니까 원주를 파이로 나누면 지름이다 하는 것이 이미 보편적인 지식이 되어 있었습니다.
◈ 수학적 사실
○ 그러면 우리 수학의 씨는 어디에 있었을까 하는 것인데요,
여러분 불국사 가보시면 건물 멋있잖아요. 석굴암도 멋있잖아요. 불국사를 지으려면 건축학은 없어도 건축술은 있어야 할 것이 아닙니까, 최소한 건축술이 있으려면 물리학은 없어도 물리술은 있어야 할 것 아닙니까. 물리술이 있으려면 수학은 없어도 산수는 있어야 할 것 아닙니까? 이게 제가 고등학교 3학년 때 가졌던 의문입니다, 이것을 어떻게 지었을까.
그런데 저는 ‘삼국사기’의 저자 김부식 선생님을 너무 너무 존경합니다. 여러분 세계에서 가장 오래된 대학이 어디인 줄 아십니까? 에스파냐, 스페인에 있습니다. 1490년대에 국립대학이 세워졌습니다. 여러분이 아시는 옥스퍼드와 캠브리지는 1600년대에 세워진 대학입니다. 우리는 언제 국립대학이 세워졌느냐, ‘삼국사기’를 보면 682년, 신문왕 때 국학이라는 것을 세웁니다. 그것을 세워놓고 하나는 철학과를 만듭니다. 관리를 길러야 되니까 논어, 맹자를 가르쳐야지요. 그런데 학과가 또 하나 있습니다. 김부식 선생님은 어떻게 써놓았냐면 ‘산학박사와 조교를 두었다.’ 이렇게 되어 있습니다. 명산과입니다. 밝을 明자, 계산할 算자, 科. 계산을 밝히는 과, 요새 말로 하면 수학과입니다. 수학과를 세웠습니다. ‘15세에서 30세 사이의 청년 공무원 가운데 수학에 재능이 있는 자를 뽑아서 9년 동안 수학교육을 실시하였다.’ 이렇게 되어 있습니다. 여기를 졸업하게 되면 산관(算官)이 됩니다. 수학을 잘 하면 우리나라는 공무원이 됐습니다.
전 세계에서 가서 찾아보십시오. 수학만 잘 하면 공무원이 되는 나라 찾아보십시오. 이것을 산관이라고 합니다. 삼국시대부터 조선이 망할 때까지 산관은 계속 되었습니다. 이 산관이 수학의 발전에 엄청난 기여를 하게 됩니다. 산관들은 무엇을 했느냐, 세금 매길 때, 성 쌓을 때, 농지 다시 개량할 때 전부 산관들이 가서 했습니다. 세금을 매긴 것이 산관들입니다.
그런데 그때의 수학 상황을 알려면 무슨 교과서로 가르쳤느냐가 제일 중요하겠지요? 정말 제가 존경하는 김부식 선생님은 여기다가 그 당시 책 이름을 쫙 써놨어요. 삼개(三開), 철경(綴經), 구장산술(九章算術), 육장산술(六章算術)을 가르쳤다고 되어 있습니다. 그 가운데 오늘날 우리가 볼 수 있는 것은 구장산술이라는 수학책이 유일합니다. 구장산술은 언제인가는 모르지만 중국에서 나왔습니다. 최소한도 진나라 때 나왔을 것이라고 얘기하고 있습니다. 어떤 사람은 주나라 문왕이 썼다고 하는데 중국에서는 좋은 책이면 무조건 다 주나라 문왕이 썼다고 하는 경향이 있습니다.
이 책의 제 8장의 이름이 방정입니다. 방정이 영어로는 equation입니다. 방정이라는 말을 보고 제 온 몸에 소름이 쫙 돋았습니다. 저는 사실은 중학교 때 고등학교 때부터 방정식을 푸는데, 방정이라는 말이 뭘까가 가장 궁금했습니다. 어떤 선생님도 그것을 소개해 주지 않았습니다. 그런데 이 책에 보니까 우리 선조들이 삼국시대에 이미 방정이라는 말을 쓴 것을 저는 외국수학인 줄 알고 배운 것입니다.
○ 9 장을 보면 9장의 이름은 구고(勾股)입니다. 갈고리 勾자, 허벅다리 股자입니다. 맨 마지막 chapter입니다. 방정식에서 2차 방정식이 나옵니다. 그리고 미지수는 다섯 개까지 나옵니다. 그러니까 5원 방정식이 나와 있습니다. 중국 학생들은 피타고라스의 정리라는 말을 모릅니다. 여기에 구고(勾股)정리라고 그래도 나옵니다. 자기네 선조들이 구고(勾股)정리라고 했으니까.
여러분 이러한 삼각함수 문제가 여기에 24문제가 나옵니다. 24문제는 제가 고등학교 때 상당히 힘들게 풀었던 문제들이 여기에 그대로 나옵니다. 이러한 것을 우리가 삼국시대에 이미 교육을 했습니다. 그런데 우리는 이러한 것들이 전부 서양수학인 줄 알고 배우고 있습니다.
여기에는 밀률(密率)이라는 말도 나옵니다. 비밀할 때 密, 비율 할 때 率. 밀률의 값은 3으로 한다고 되어 있습니다. 고려시대의 수학교과서를 보면 밀률의 값은 3.14로 한다. 이렇게 되어 있습니다. 아까 이순지의 칠정산외편, 달력을 계산해 낸 그 책에 보면 ‘밀률의 값은 3.14159로 한다.’ 이렇게 되어 있습니다. 우리 다 그거 삼국시대에 했습니다. 그런데 어떻게 해서 우리는 오늘날 플러스, 마이너스, 정사각형 넓이, 원의 넓이, 방정식, 삼각함수 등을 외국수학으로 이렇게 가르치고 있느냐는 겁니다.
저는 이런 소망을 강력히 가지고 있습니다.
우리 초등학교나 중·고등 학교 책에 플러스, 마이너스를 가르치는 chapter가 나오면 우리 선조들은 늦어도 682년 삼국시대에는 플러스를 바를 正자 정이라 했고 마이너스를 부채, 부담하는 부(負)라고 불렀다. 그러나 편의상 正負라고 하는 한자 대신 세계수학의 공통부호인 +-를 써서 표기하자, 또 π를 가르치는 chapter가 나오면 682년 그 당시 적어도 삼국시대에는 우리는 π를 밀률이라고 불렀다, 밀률은 영원히 비밀스런 비율이라는 뜻이다, 오늘 컴퓨터를 π를 계산해 보면 소수점 아래 1조자리까지 계산해도 무한소수입니다. 그러니까 무한소수라고 하는 영원히 비밀스런 비율이라는 이 말은 철저하게 맞는 말이다, 그러나 밀률이라는 한자 대신 π라고 하는 세계수학의 공통 부호를 써서 풀기로 하자 하면 수학시간에도 민족의 숨결을 느낄 수 있습니다.
저는 없는 것을 가지고 대한민국이 세계 제일이다라고 말씀드리는 것이 아닙니다. 선조들이 명백하게 다큐멘트, 문건으로 남겨주었음에도 불구하고 우리 선조들이 그것을 배웠음에도 불구하고 이것이 ‘서양 것’이라고 가르치는 것은 거짓이 아닌가라는 생각이 듭니다. 이러한 것이 전부 정리되면 세계사에 한국의 역사가 많이 올라갈 수 있을 것입니다. 이것은 우리가 잘났다는 것을 자랑하는 것이 아니라 인류의 역사인 세계사를 풍성하게 한다는, 세계사에 대한 기여입니다.
◈ 맺는 말
○ 결론으로 들어가겠습니다.
제가 지금까지 말씀드린 모든 자료는 한문으로 되어 있습니다. 그런데 선조들이 남겨준 그러한 책이 ‘조선왕조실록’ 6,400만자짜리 1권으로 치고 2억 5,000만자짜리 ‘승정원일기’ 한 권으로 칠 때 선조들이 남겨준 문질이 우리나라에 문건이 몇 권 있냐면 33만권 있습니다. 그런데 여러분 주위에 한문 전공한 사람 보셨습니까?
정말 엔지니어가 중요하고 나로호가 올라가야 됩니다. 그러나 우리 국학을 연구하려면 평생 한문만 공부하는 일단의 학자들이 필요합니다. 이들이 이러한 자료를 번역해 내면 국사학자들은 국사를 연구할 것이고, 복제사를 연구한 사람들은 한국복제사를 연구할 것이고, 경제를 연구한 사람들은 한국경제사를 연구할 것이고, 수학교수들은 한국수학사를 연구할 것입니다. 그런데 이러한 시스템이 우리나라에는 전혀 되어 있지 않습니다. 한문을 공부하면 굶어죽기 딱 좋기 때문에 아무도 한문을 하지 않습니다.
그러면 결국 우리의 문건을 해결하기 위해서 언젠가는 동경대학으로 가고 북경대학으로 가는 상황이 나타날 것입니다. 그러나 어떤 사람이 한문을 해야 되냐 하면 공대 나온 사람이 한문을 해야 합니다. 그래야 한국물리학사, 건축학사가 나옵니다. 수학과 나온 사람이 한문을 해야 됩니다. 그래야 허벅다리, 갈고리를 아! 딱 보니까 이거는 삼각함수구나 이렇게 압니다. 밤낮 논어·맹자만 한 사람들이 한문을 해서는 ‘한국의 과학과 문명’이라는 책이 나올 수가 없습니다.
여러분, 사회에 나가시면 ‘이 시대에도 평생 한문만 하는 학자를 우리나라가 양성할 필요가 있다.’ 이러한 여론을 만들어주십시오. 이 마지막 말씀을 드리기 위해서 이런 데서 강연 요청이 오면 저는 신나게 와서 떠들어 댑니다.
감사합니다.
2010년 8월 27일 금요일
2010년 8월 16일 월요일
Simple battery-status indicator uses two LEDs
Simple battery-status indicator uses two LEDs:
Use LED brightness to indicate battery charge.Abhijeet Deshpande, People’s Education Society Institute of Technology, Bangalore, India; Edited by Martin Rowe and Fran Granville -- EDN, August 12, 2010
2010년 6월 28일 월요일
은하철도 999 TV시리즈 1 & 2 & 3 한정판(59DISC)
 | 은하철도 999 TV시리즈 1 & 2 & 3 한정판(59DISC) -  니시자와 노부타카 외 감독/미라지엔터테인먼트 |
- 이걸 사~? 말어~? 어쩐다...^^;;;
2010년 5월 26일 수요일
액텔, 하드형 ARM 코어 통합한 플래시 기반 FPGA 선보여
EDA/IC 설계
액텔, 하드형 ARM 코어 통합한 플래시 기반 FPGA 선보여
게재:2010년05월14일
Dylan McGrath
EE Times
Actel사가 임베디드 디자이너들의 폭 넓은 관심을 끌만한 중요한 발전이라고 밝힌 플래시 기반 FPGA(field programmable gate array) 제품군을 출시했다. 이 FPGA 패브릭은 하드형(hard) ARM Cortex-M3 프로세서로 구축된 완벽한 마이크로컨트롤러 서브시스템 및 프로그램 가능형 아날로그 블록과 통합되어 있다. SmartFusion 제품군의 첫번째 제품은 대량 생산 중으로 현재 이용 가능하다.
Actel사에 따르면, 디자이너들은 SmartFusion 디바이스를 통해 보드 레벨을 변경하지 않고도 하드웨어/소프트웨어 트레이드오프를 즉시 최적화시킬 수 있다고 한다. 프로세서와 필수 글루 로직을 한 디바이스에 제공함으로써 성능과 비용 및 풋프린트의 이점을 제공한다고 Actel사의 경영진들은 밝혔다.
“SmartFusion은 CPU 코어만이 아니라 완전한 마이크로컨트롤러 서브시스템을 갖추고 있다”고 Actel사의 세일즈 및 마케팅 VP인 Rich Kapusta 씨는 말했다. “최초로 성능에 대한 타협 없이 FPGA 및 마이크로컨트롤러를 일부 프로그램 가능형 아날로그와 통합했다.”
컨설팅 업체인 Silicon Insider사의 사장인 Jim Turley 씨에 따르면, 디자이너들은 약 10년 동안 프로세서들을 FPGA에 통합시키기 위해 노력해 왔지만 프로그램 가능형 패브릭과 프로세서 아키텍처가 조화되지 못하고 이 구성요소들 간의 통신이 느려짐으로써 그다지 큰 성공을 이루지 못했다고 한다. “Actel사는 SmartFusion을 통해 일반적인 ARM 프로세서와 FPGA 패브릭을 결합시켰을 뿐만 아니라 이 둘을 원활하게 통신할 수 있는 방식으로 통합시켰다”고 Turley 씨는 말했다.
SmartFusion은 2005년에 시장을 강타한 Actel사의 첫번째 혼성신호 FPGA인 Fusion에서 발전된 제품이다. Fusion 디바이스는 32비트 ARM Cortex-M1 등의 소프트 프로세서 코어를 통합할 수 있다.
Actel사의 마케팅 및 엔지니어링 수석 VP인 Fares Mubarak 씨는 Fusion이 시장에서 성공을 거두긴 했지만 Actel사는 타깃 어플리케이션의 폭을 보다 넓히고 싶어했다고 밝혔다. 이를 위해 Actel사는 프로세서를 강화하고 표준 주변기기에 대한 전체적인 보완 요소를 제공함으로써 프로세서 이외의 성능도 높여야만 했다.
“Actel사는 플래시 공정에 상당한 투자를 했기 때문에 이 새로운 제품군이 누구도 쉽게 복제할 수 없는 지속 가능하며 차별화된 디바이스라는 점에 대해 상당히 만족해 했다”고 Kapusta 씨는 말했다.
SmartFusion은 내장 플래시 메모리를 갖춘 CortexM3를 제공하는 한편, SRAM 기반 FPGA는 외장 플래시를 필요로 한다고 Kapusta 씨는 덧붙였다. 또한 그는 이러한 플래시 기술을 통해 SmartFusion에서 고전압 아날로그가 디지털 회로와 공존할 수 있는 것이라고 설명했다.
Actel사는 SmartFusion이 FPGA, 프로그램 가능형 아날로그 및 마이크로컨트롤러가 교차하는 광범위한 시장의 흥미를 끌 수 있을 것으로 생각하고 있다. SmartFusion은 산업, 군사, 의료, 통신, 컴퓨팅 및 스토리지 시장의 시스템 및 전력 관리, 모터 제어, 산업 자동화, 디스플레이와 같은 다양한 어플리케이션들을 타깃으로 하고 있다.
그러나 Actel사의 경영진들은 SmartFusion이 학습 곡선이 필요할 수도 있다면서, 특히 FPGA는 익숙하지만 마이크로컨트롤러에 대해서는 생소하다거나 그 반대의 상황인 디자이너들의 경우 그러할 것이라고 인정했다.
따라서 Actel사는 이 디바이스를 위한 설계 지원을 위해 Libero IDE(Integrated Design Environment)를 제공하며 GNU를 갖춘 무료 SoftConsole Eclipse 기반 IDE뿐만 아니라 Keil 및 IAR Systems사의 평가 소프트웨어 버전을 제공한다.
Actel사에 따르면, SmartFusion 디바이스에 통합된 마이크로컨트롤러 서브시스템은 ARM Cortex-M3 기반으로 100MHz 동작 속도를 가진다고 한다. 또한 최대 512킬로바이트의 플래시 메모리와 64킬로바이트의 SRAM 등이 포함되어 있다.
SmartFusion 디바이스는 Actel사의 플래시 기반 ProASIC3 FPGA 아키텍처로 제작되고 130나노 CMOS 공정에서 구현되며 6만~50만 개의 시스템 게이트와 350MHz의 성능으로 최대 204개의 입출력을 지원한다.
Actel사는 지난해 9월 이후부터 SmartFusion 디바이스를 샘플링해 왔으며 수십 곳의 고객사들과 협력을 진행해 왔다고 밝혔다. SmartFusion 제품군의 첫번째 제품인 A2F200은 대량 생산 중으로 현재 이용 가능하다. 또한 A2F500 디바이스들은 올해 2분기에 공급될 예정이며 A2F060 디바이스들은 올해 하반기에 공급될 전망이다.
고객 평가를 위한 샘플 개발 킷은 99달러에 제공되고 모든 기능을 갖춘 개발 킷은 999달러에 공급되며 두 개발 킷 모두 현재 바로 사용할 수 있다고 Actel사는 밝혔다.
본 기사는 http://www.eetkorea.com/ART_8800606711_480103_NP_dc456e9e.HTM에 있는 전자 엔지니어 기사에서 인쇄한 것입니다.
ADC 구현 위한 FPGA 및 CPLD 디지털 로직 강화
증폭, 컨디셔닝 및 변환
ADC 구현 위한 FPGA 및 CPLD 디지털 로직 강화
게재:2010년05월03일
By Ted Marena
Lattice Semiconductor Corp.
디지털 시스템 설계자들은 다양한 프로세서, 메모리 및 표준 함수 컴포넌트들을 인쇄회로기판에 모두 포함시키기 위해 FPGA와 CPLD를 이용해 디지털 설계의 ‘나머지 부문’을 구현하는 데 익숙하다. 이러한 디지털 함수 외에도 FPGA와 CPLD는 LVDS 입력과 간단한 저항 커패시터(RC) 회로 및 FPGA나 CPLD 디지털 논리 소자 일부를 이용하는 공통 아날로그 함수를 구현함으로써 ADC를 제작할 수 있다.
ADC는 보편적인 아날로그 빌딩 블록으로서, FPGA나 CPLD와 같이 디지털 로직을 ‘현실 세계’의 아날로그 센서로 인터페이싱할 때 거의 항상 필요하다. 여기에서는 Lattice Semiconductor사의 유용한 레퍼런스 디자인과 데모 보드를 이용해 저주파수(DC~1KHz)와 고주파수(최대 50KHz) ADC 두 가지를 모두 구현하는 것에 대해 설명할 것이다.
네트워크 스위치 내 시스템 모니터를 위한 어플리케이션과 오디오 통신 시스템 내 주파수 감지를 위한 어플리케이션 등 각 디자인을 위한 간단한 어플리케이션이 검토될 것이다.
ADC 구현의 개요
간단한 ADC는 소형 RC 회로를 FPGA나 CPLD의 LVDS 입력에 추가함으로써 이루어질 수 있다. 그림 1의 좌측 하단에 나타나 있는 바와 같이 RC 네트워크는 LVDS 입력의 한쪽 측면에 위치해 있으며 아날로그 입력은 다른 한 쪽에 자리잡고 있다.
LVDS 입력은 간단한 아날로그 비교기 역할을 하게 되며 아날로그 입력 전압이 RC 네트워크의 전압보다 높은 경우 디지털 ‘1’을 출력하게 된다. LVDS 비교기는 입력 쪽의 전압을 RC 회로로 변화시킴으로써 정확한 디지털 표시를 구현하기 위한 아날로그 입력 전압 분석에 이용될 수 있다.
아날로그-디지털 제어 모듈은 아날로그 입력 주파수, 목표 분해능 및 이용 가능한 로직 리소스에 따라 다양한 방법으로 구현될 수 있다. 그림 1의 좌측 상단 옵션 1에서 볼 수 있듯이 저주파수 신호는 간단한 연속 근사 레지스터를 이용해 처리될 수 있다.
그림 1: ADC(analog to digital converter)의 기본 블록 다이어그램: 저주파수 및 고주파수 옵션
그림 1의 우측 상단에서 볼 수 있듯이 보다 높은 주파수의 구현은 샘플링 레지스터와 CIC(cascade integrated comb) 필터를 구성하는 델타 시그마 변조 함수를 이용해 이루어질 수 있다.
디지털 신호가 구성되면 디지털 출력이 수시로 필터링됨으로써 시스템 잡음이나 피드백 지터로 인한 원치 않는 모든 고주파수 컴포넌트를 제거할 수 있다.
디지털 필터 블록 옵션에 이어서 메모리 버퍼 옵션이 디버깅/테스팅 목적으로 이용될 수 있다. 디지털 출력은 메모리 버퍼에 의해 샘플링되고 그 후 신호 분석 소프트웨어가 구동되고 있는 PC의 JTAG 포트를 통해 스캔 아웃된다.
저주파수 로직 ADC 구현 설명
저주파수 로직 구현에서 샘플링 제어 모듈은 연속 근사 레지스터를 제어하며 일반 출력 신호가 RC 회로에 적용되는 시간을 변경시킨다. 따라서 RC 회로 전압은 일반 출력의 상태, 즉 변화된 값에 따라 증가되거나 감소한다.
LVDS 입력은 변화하는 RC 회로 전압을 아날로그 입력과 비교한다. 그 결과 RC 회로 전압은 아날로그 입력 전압을 ‘찾는 데’ 이용된다. 그림 2는 전체 입력 전압 범위의 반값에 약간 못 미치는 정적 아날로그 입력(오렌지색 점선)의 실례를 보여 준다. 흑색 수직 점선은 녹색 점선으로 표시된 SAR 샘플 지점 사이의 클럭 수를 나타낸다.
첫번째 계측은 8클럭이 걸리며 다음은 4클럭, 2클럭 등이 걸리게 된다. 처음에 RC 회로는 로직 ‘1’이 일반 출력에 적용됨으로써 아날로그 입력에서 전체 전압 진폭의 반값까지 상승하게 된다. 전압이 2분의 1 지점에 오게 되면 LVDS 입력에 대한 출력은 아날로그 입력값이 RC 회로 전압 이상인지 이하인지를 나타내게 될 것이다.
아날로그 전압이 더 높으면 디지털 출력에서 가장 중요한 비트가 로직 ‘1’이 된다. 아날로그 전압이 더 낮으면 디지털 출력은 로직 ‘0’이 된다. SAR은 반으로 줄어드는 샘플링 시간을 따라 다음 비트로 이동한다. 이러한 과정이 ADC의 정확도가 목표에 도달할 때까지 반복된다.
그림 2: SAR(Successive Approximation Register) 기반 ADC 동작 실례
그림 2의 예를 통해 RC 회로 전압이 어떻게 아날로그 입력값에 단계적으로 도달하는지를 관찰할 수 있다. 이 다이어그램의 하단에는 SAR(0101)의 4비트 디지털 출력이 나타나 있다.
저주파수 디자인은 다양한 공급 전압 및 환경 센서에 해당하는 몇 가지 아날로그 전압 레벨을 모니터링 하는 데 이용될 수 있다. CPLD 구현은 PCB 전원 공급 전압(3.3V, 2.5V 및 1.8V)뿐만 아니라 온도/습도 센서 및 오픈 캐비닛 알람을 모니터링 할 수 있다.
다수의 아날로그 입력을 계측하기 위해 하나의 LVDS 입력이 추가 RC 회로와 함께 각각의 아날로그 전압에 이용된다. 아날로그 전압은 천천히 변화되기 때문에 LVDS 출력이 다중화됨으로써 디지털 로직 함수가 각각의 입력 사이에 공유될 수 있다.
저주파수 로직 ADC 테스트 결과
Lattice MachXO CPLD에는 개발 보드를 이용해 디지털 필터 옵션이 없는 저주파수/최소 로직 회로가 구현되었으며 0~3.3V의 진폭에 0.8Hz의 입력 신호가 이용되었다.
그림 1에서 볼 수 있는 메모리 버퍼 옵션은 Lattice ispLever 디자인 소프트웨어의 Lattice Reveal Logic Analyzer 기능과 함께 이용된다. 이 기능은 디지털 신호 캡처, 데이터 버퍼링 및 JTAG 케이블을 통해 컴퓨터로 데이터를 전송하는 작업을 제어하는 데 필요한 로직 이외의 타깃 디자인에 버퍼 메모리를 추가시켜 준다. 테스트가 진행되는 동안 FFT는 Linear Technology사의 Pscope 소프트웨어를 이용해 수집된 데이터를 기반으로 구동된다.
수신된 디지털 신호는 Pscope 스크린 캡처 창의 상단에 표시된다. 세로축은 코드 스텝으로 측정하며(0~255) 가로축은 샘플로 측정한다(여기서는 1024샘플). 주파수는 f1(기본) 주파수와 같이 우측 상단의 박스에 기록된다. FFT의 결과는 창의 하단에 표시되며 고주파 주파수는 dB 레벨에 따라 세로축으로 표시된다.
FFT에서 발생한 핵심 파라미터들에 대한 요약 내용은 우측 하단 박스에 표시되며 여기에는 ENOB(effective number of bits)와 SNR(signal to noise ratio)도 들어 있다. 이 결과들은 입력 신호가 우수한 분해능과 SNR로 디지털 신호로 성공적으로 변환되었음을 나타내 준다.
고주파수 ADC 구현
그림 1의 우측 상단에 있는 고주파수 ADC 옵션의 프론트엔드는 여전히 RC 회로와 LVDS 입력을 이용하고 있다. 오버샘플링 플립플롭은 LVDS 입력으로부터 비교기 결과를 캡처한다. 이 신호는 RC 회로를 구동시키는 일반 LVCMOS 출력을 통해 피드백된다. 비교기 출력이 로직 ‘1’이라면, 이는 아날로그 입력이 RC 회로의 전압보다 높다는 것을 의미한다.
로직 ‘1’이 플립플롭에 의해 샘플링되고 RC 회로로 피드백됨으로써 RC 회로 전압은 상승하게 된다. 비교기의 출력이 로직 ‘0’이면 피드백 신호는 로직 ‘0’이 되며 RC 전압은 보다 낮아지게 된다. 이 간단한 피드백 메커니즘을 통해 디지털 값은 아날로그 입력 주파수를 ‘트래킹’하는 것이다.
그림 3: 델타시그마 모듈레이터의 변환 스테이지 결과를 보여준다.
그림 3의 우측 하단 그래프의 적색선은 샘플 아날로그 입력 파형과 샘플링 플립플롭의 출력을 나타내며 청색 칸은 로직 ‘1’을 나타내고 백색 칸은 로직 ‘0’을 나타낸다. ‘1’과 ‘0’이 공통 PCM(pulse code modulated) 포맷으로 변화되는 방식을 살펴 보자.
PCM 입력은 CIC(cascaded integrator comb) 필터를 이용해 아날로그 입력 스트림 주파수를 반영하는 출력 스트림으로 변환될 수 있다. CIC 기능은 근본적으로 단일 비트 PCM 신호를 통합하고 있어서 원하는 비트 수로 지속적인 출력 신호를 발생시킨다.
그림 3의 하단부의 예에서 청색 비트는 ‘1’로 백색 비트는 ‘-1’로 간주되는데 합계(통합) 작업이 입력 파형에 대한 디지털 표현을 발생시키는 것이 확실하다.
RC 회로의 전압은 이 피드백 루프를 통해 구현된 “트래킹” 과정으로 인해 아날로그 입력 레벨 주변에서 왔다 갔다 하게 된다. RC 회로 전압은 오버샘플링 플립플롭이 ‘1’과 ‘0’이라는 결과 사이에서 변화되는 것과 같이 아날로그 입력 레벨보다 약간 높거나 낮은 범위 안에서 변하게 된다. 이러한 고주파수 잡음은 부수적인 디지털 필터를 이용함으로써 제거할 수 있다.
고주파수 설계는 동작 및 환경 상태를 전달하는 데 이용되는 다중 오디오 주파수 보조 신호를 모니터링 할 수 있다. 예컨대, 5kHz 및 12kHz 신호가 주기적으로 발생됨으로써 원격 오디오 모니터링 시스템의 상태를 표시할 수 있다. 이러한 신호들은 장비의 환경 상태(온도 및 습도)를 나타낼 수 있다.
앞선 예에서와 같이 다중 아날로그 신호들은 간단하게 보다 많은 LVDS 입력을 추가함으로써 지원될 수 있다. 이 디자인은 최대 8개의 아날로그 신호를 위한 허브가 될 수 있다.
고주파수 ADC 테스트 결과
보다 높은 주파수의 ADC 회로가 개발 보드를 이용해 Lattice XP2-17 FPGA에 구현되었다. 0~3.3V 진폭의 15kHz 입력 신호가 테스트 동안 이용되었다. 이 아날로그 신호는 디지털 필터 옵션을 이용하는 그림 1에 보이는 옵션 2 회로를 이용해 처리된다.
결과가 표시된 창을 보게 되면, 수신된 신호는 상단 창에 표시되고 FFT는 하단에 표시되며 가장 중요한 f1 주파수는 15.1kHz로 표시되는 것을 볼 수 있다. 측면 박스에는 ENOB은 9비트이며 SNR은 61dB라는 결과가 기록된다. 이러한 결과들은 입력 신호가 디지털 신호로 우수한 분해능과 SNR을 통해 성공적으로 변환되었음을 나타내 준다.
<이번호 저널 2010년 5월>호에서 이 기사 및 다른 기사들도 찾아볼 수 있습니다.
본 기사는 http://www.eetkorea.com/ART_8800605154_839591_NT_52a2da9b.HTM에 있는 전자 엔지니어 기사에서 인쇄한 것입니다.
2010년 5월 24일 월요일
2010년 5월 2일 일요일
Xilinx revisits the embedded-CPU FPGA
Wednesday, April 28, 2010
Nearly a decade ago Xilinx and Altera set a new direction for the FPGA industry, each announcing a high-end FPGA sitting beside a powerful CPUs on one die. Enticed by what had been explosive growth in a networking industry that was in fact using MPUs and high-end FPGAs side by side on their boards, the programmable-logic leaders poured development and marketing dollars into their new flagship ICs, Altera Excalibur and Xilinx Virtex-II Pro.
If this story doesn't sound familiar, it's because the two chips were both doomed to vanish. Within about a year both chips were no longer actively marketed, though you could still buy them. Quiet settled over the scene of the revolution, dust gathered on the engineering notebooks, and both companies silently pledged not to try that again.
Exactly what went wrong is a difficult question. There is always enough blame to go around when an entire product category fails. Certainly the issue was not silicon execution: both the chips were heavily used in the academic community, as the platforms for research that became much of the foundation of today's heterogeneous multicore embedded computing.
Rather, the issues were more practical. By the time they were shipping, Excalibur and Virtex-II Pro were comparatively expensive ways to buy what had become a mature microprocessor. So the significant added cost of the FPGA-based parts was hard to justify for production. There was also the problem of configuration. As any product manager can attest, anything you integrate into a chip is the wrong choice for the next customer you talk to. You have the wrong CPU, or the wrong memory architecture, or not the right peripherals, or not enough or too much FPGA fabric. Finally, and perhaps the most serious problem for both chips, the interface between the CPU and FPGA sides of the die is always problematic. An interface powerful and flexible enough for experienced SoC architects is incomprehensible to traditional FPGA users.
All this notwithstanding, yesterday ARM and Xilinx announced another cut at the challenge: the Extensible Programming Platform (or EPP, if you will allow.) With perhaps a nervous glance over the shoulder to check for the spectre of Virtex-II Pro, the company is positioning this product not as an FPGA with an on-chip CPU, but as a software execution platform that happens to facilitate configurable hardware accelerators and peripherals. The difference may sound like words, but it is more than marketing-program deep.
The EPP is architected somewhat differently from the earlier chips. Like them, it is divided into a processor portion and an FPGA portion. But the EPP's processor side is nearly self-contained, comprising a pair of ARM Cortex-A9MP CPU cores, along with the NEON media engine, the debug core, the recently-released AXI-4 interconnect IP, caches, DRAM controller, and typical peripherals. Xilinx senior vice president of marketing Vincent Ratford pointed out that the CPU side of the chip is sufficiently autonomous that it can boot Linux before the programmable fabric is even configured. The FPGA side will apparently look a lot like a moderate-sized Virtex-6, with fabric, block RAM, probably DSP blocks, and, in some versions, fast SerDes.
The interconnect between the two sides is a more interesting subject. Ratford said that about 2500 signals will cross the boundary between the CPU and FPGA regions. That apparently includes both the high-bandwidth main bus and the peripheral bus of the AXI network. It is not clear just how the multi-layer nature of AXI will be propagated into the FPGA fabric. ARM's multicore coherency bus also will extend into the fabric, according to ARM Physical IP Division executive vice president and general manager Simon Segars. So it should be possible for sophisticated users to implement coherent caches and local memories for accelerators in the FPGA Block RAM.
The chip will use TSMC's 28HPL process, and Xilinx plans to sample at least one version sometime in 2011—a pretty big window. Ratford said there would be several versions of the die with different processor subsystems.
The user design flow will be quite different from the traditional FPGA flow. Ratford said "This product targets the software developers." The concept is that developers—presumably starting with a reference design—would use ARM's RealView Development System to bring up an application in C/C++. Then they would profile the code execution, identify hot spots and critical sequences, and call in the hardware team with behavioral synthesis tools to massage the underperforming C into RTL. From there, the RTL would go into Xilinx's ISE 12 tool chain, eventually becoming a configuration file for the FPGA side of the chip. There are plans to link RVDS and ISE at some critical points to allow debug in both environments at once. Xilinx is also exploring Matlab and Labview as design-origination tools.
So are there enough fundamental differences to predict a better fate for the EPP than overtook the Virtex-II Pro? Some things are indeed profoundly different this time. First, you can put vastly more hardware into a large 28nm die than you could into a big chip ten years ago. That means more performance, a please-almost-everyone selection of peripherals at a decent cost point, room for more capable accelerators, and—desperately important—much more on-chip memory. Second, the ARM architecture is far more ubiquitous today than the PowerPC was then. So even if the big networking vendors are once again unimpressed, many other applications are still available. These two facts should substantially reduce barriers to market acceptance of the new architecture.
Third, EPP will probably be one of the first implementations of Cortex-A9 in 28nm to be available to the general market, not a late-coming and expensive alternative to a two-chip approach. Even though the A9 has been announced for about a year now, many users may find the EPP a very accessible way to get at one. If users see value in the FPGA portion of the die as well, the EPP could look like a good deal. And finally, the EPP is addressed to a very different market than Virtex-II Pro. The earlier chip was aimed at FPGA experts. EPP is addressed to software-dominated design teams in which hardware engineers play a supporting role.
Will it work? There remain two major questions. First, can the kind of software-first methodology Xilinx envisions successfully produce a working SoC with today's tools, or will the design require early engagement by FPGA experts, careful system modeling and parallel hardware and software development? If the latter is the case, much of the advantage of the EPP is lost. Second, can Xilinx hide from designers the complexity of the interface between the CPU and FPGA sides of the die, without obscuring the power of the architecture? Neither software developers nor traditional FPGA users are going to cope successfully with the interface in all its riches. Yet the advantage of the EPP over a commodity microprocessor used with an inexpensive FPGA rests in users' ability to exploit that interface. Only time can answer these two questions.
© Reed Business Information, a division of Reed Elsevier Inc. All rights reserved.
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추천: http://www.edn.com/blog/1690000169/post/110054211.html?rid=#EDNRegVisitorID#&nid=2435
2010년 4월 29일 목요일
Parallel Engines Launches World’s Largest Semiconductor-IP Directory for FPGA
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Xilinx Unveils ARM-Based Processing Architecture for Delivering Unrivaled Levels of Performance in Embedded Systems
press release
April 27, 2010, 5:00 p.m. EDT
Xilinx takes processor-centric approach to deliver platform that combines the best of serial and parallel processing
SAN JOSE, Calif., April 27, 2010 /PRNewswire via COMTEX/ -- Embedded Systems Conference -- Xilinx Inc. /quotes/comstock/15*!xlnx/quotes/nls/xlnx (XLNX 26.54, +0.24, +0.91%) today introduced the architecture for a new Extensible Processing Platform that will deliver unrivaled levels of system performance, flexibility and integration to developers of a wide variety of embedded systems. The ARM(R) Cortex(TM)-A9 MPCore(TM) processor-based platform enables system architects and embedded software developers to apply a combination of serial and parallel processing to address the challenging system requirements presented by the global demand for embedded systems to perform increasingly complex functions.
The Xilinx(R) Extensible Processing Platform offers embedded systems designers a processor-centric design and development approach for achieving the compute and processing horsepower required to drive tasks involving high-speed access to real-time inputs, high-performance processing and complex digital signal processing -- or any combination thereof -- needed to meet their application-specific requirements, including lower cost and power.
"Today's embedded software developer is being tasked to build complex applications that require tremendous levels of system performance, and they need to deliver that performance within tightly managed cost, schedule and power budgets," said Vin Ratford, Xilinx Senior Vice President for Worldwide Marketing and Business Development. "By creating an architecture within a familiar ARM processor-based development framework, this new Extensible Processing Platform can be the engine of innovation for many design teams held back today by performance bottlenecks."
A software-centric development flow is enabled by a processor-centric approach which presents a full processor system - including caches, memory controllers and commonly used connectivity and I/O peripherals - that boots and can run a variety of operating systems (OS) at power-up, such as Linux, Wind River's VxWorks and Micrium's uC-OSII. The ARM architecture and its Connected Community ecosystem further maximize productivity for developers of embedded systems, while unrivaled performance is achieved by Xilinx's architecting the subsystem around ARM's dual-core Cortex(TM)-A9 MPCore(TM) processors, each running at up to 800 MHz, combined with the parallel-processing capabilities of Xilinx's high-performance, low-power 28-nanometer programmable logic. The programmable logic is tightly coupled with the processor system through the high-bandwidth AMBA(R)-AXI(TM) interconnects to accelerate key system functions by up to 100x, using off-the-shelf and/or custom IP. This architectural approach addresses common performance bottlenecks between these parallel and serial computing environments, memory and I/O. It also gives the processor system configuration control of the programmable logic, including dynamic reconfiguration.
"Taking advantage of the parallelism of programmable logic is an excellent method for overcoming cost and power challenges in systems that require significant levels of high performance," said Simon Segars, President ARM Inc. "Xilinx's new architecture abstracts much of the hardware burden away from the embedded software developers' point of view, giving them an unprecedented level of control in the development process."
Software developers can leverage their existing system code based on ARM technology and utilize vast off-the-shelf open-source and commercially available software component libraries. Because the system boots an OS at reset, software development can get under way quickly within familiar development and debug environments using tools such as ARM's RealView development suite and related third-party tools, Eclipse-based IDEs, GNU, the Xilinx Software Development Kit and others.
Unrivaled Performance to Enable New Applications
Demand for higher levels of embedded system performance is being driven by end market applications that require multifunctionality and real-time responsiveness, such as automotive driver assistance, intelligent video surveillance, industrial automation, aerospace and defense, and next-generation wireless. In the automotive sector alone, with greater than 50 million cars produced each year, and an estimated 600 million motor vehicles on the road, today's $1.3-billion-dollar driver assistance market is expected to grow to $5.8 billion by in 2017(1) as manufacturers deploy more embedded systems in their vehicles to make them safer.
With statistics showing that 60 percent of front-end collisions could have been avoided with an extra .5-second response time, or that driver fatigue accounts for an estimated 30 percent of all driver fatalities, the motivation to leverage technology to save lives is clear. As developers of driver assistance systems pack more compute power into their applications, radar and infrared sensors, cameras and other system components must be installed into confined spaces within the automobile. The new Xilinx Extensible Processing Platform offers a single-chip solution for optimizing application-specific hardware/software partitioning and accelerating functions in hardware to drive complex algorithms. This enables customers to further differentiate their embedded systems to gain a competitive advantage in their markets.
In a market expected to reach $46 billion by 2013(2), developers of new intelligent video technologies need processing platforms for building applications that can automatically monitor video patterns and body language, combined with audio, to make intelligent decisions and send alerts, thus reducing the chance for errors. The technology is already moving to full high-definition video and frame rates up to 60 frames per second, but current solutions do not offer sufficient compute power for image processing and advanced analytic functions. The dual Cortex-A9MPCore-based processor system, coupled with the massive parallel-processing capabilities of the programmable logic, enables this capability. Developers also gain an opportunity for innovative algorithm design, scalability and field upgradability within a familiar ARM-based design environment.
Wireless telecommunication is being driven by the need for lower power, smaller physical form factors and reduced development costs, to support an ever-increasing number of users and data-hungry applications. New technologies such as 4G LTE (Long-Term Evolution) can address bandwidth requirements, but smaller, more efficient base stations are essential to meeting overall market requirements. The Xilinx Extensible Processing Platform will help developers of next-generation wireless base stations to meet these needs by providing high-bandwidth parallel processing of 4G signals in combination with multiuser data management on Cortex A9 processors - all in a small, power-efficient, cost-effective integrated solution. Because the platform is extensible, developers have the flexibility to implement future equipment updates and performance upgrades of both hardware and software.
The new Extensible Processing Platform is part of Xilinx's Targeted Design Platform strategy, which provides customers with market- and application-specific environments that are easy to use, enabling them to evaluate and understand technology, and finally provide application platforms that can be modified and extended to accelerate their development time and focus on differentiation. Xilinx has also engaged with ARM Services to provide detailed ARM Cortex-A9 hardware training for design teams and field application engineers who will be supporting the eventual product rollout.
Visit the Xilinx booth (#1716) at the Embedded Systems Conference to see and learn more. Pricing and availability will be announced for products based on the Extensible Processing Platform architecture in early 2011. Visit www.xilinx.com/technology/roadmaps and click the link to "Be the First to Know" for product details, as they become available.
About Xilinx
Xilinx is the world's leading provider of programmable platforms, with more than 50 percent market share in the programmable-logic device (PLD) segment of the semiconductor industry. For more information, visit www.xilinx.com.
#1023P
XILINX, the Xilinx Logo, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners.
(1) Intelligent Car Initiative- Europe's Information Society; International Organization of Motor Vehicle Manufacturers; http://www.worldometers.info/cars/
(2) Multi-media Intelligence Report - April 2008
Editorial Contact:
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Bruce Fienberg
Xilinx, Inc.
408-879-4631
bruce.fienberg@xilinx.com
SOURCE Xilinx, Inc.
Copyright (C) 2010 PR Newswire. All rights reserved.
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Xilinx hardwires Cortex-A9 MPCore processor into FPGA
Richard Wilson
Tuesday 27 April 2010 22:01
Xilinx has introduced its first FPGA design platform with an embedded ARM Cortex-A9 MPCore processor.
Xilinx has worked with ARM for over a year to allow the programmable logic elements of the FPGA, with their highly parallel architecture, to be closely coupled with the processor system through the AMBA-AXI on-chip bus.
According to the FPGA supplier, this architectural approach “addresses common performance bottlenecks between these parallel and serial computing environments, memory and I/O.”
“It also gives the processor system configuration control of the programmable logic, including dynamic reconfiguration,” said Xilinx.
“By creating an architecture within a familiar ARM processor-based development framework, this new Extensible Processing Platform can be the engine of innovation for many design teams held back today by performance bottlenecks,” said Vin Ratford, Xilinx senior v-p for worldwide marketing and business development.
The processor subsystem is based around ARM’s dual-core Cortex-A9 MPCore processors, each running at up to 800MHz.
The aim has been to offer within the FPGA a full processor system including caches, memory controllers and commonly used connectivity and I/O peripherals.
Efforts have also been made to support different operating systems such as Linux, Wind River’s VxWorks and Micrium’s uC-OSII.
The aim is to allow developers to tap into off-the-shelf open-source and commercially available software component libraries.
“Because the system boots an OS at reset, software development can get under way quickly within familiar development and debug environments using tools such as ARM’s RealView development suite and related third-party tools, Eclipse-based IDEs, GNU, the Xilinx Software Development Kit and others,” said Xilinx.
The AMBA-AXI bus protocol has been redesigned to make it compatible with highly parallel embedded FPGA design. It adds support for longer bursts which will support devices with large block transfers.
There is also quality of service (QoS) signalling to manage latency and bandwidth in complex multi-master systems.
“This will take embedded system design to performance and efficiency levels considered the exclusive domain of desktop, laptop and network equipment,” said Keith Clarke, v-p and general manager of fabric IP processor division at ARM.
The first FPGAs based on what the company is calling the Extensible Processing Platform will be available next year.
See: Xilinx brings ARM Cortex and AMBA to its FPGAs
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NEWS ANALYSIS - Xilinx puts ARM core into its FPGAs
New embedded systems architecture employs ARM core in processor-centric FPGAs.
By Richard Nass
(04/27/10, 05:00:00 PM EDT)
My first reaction was, "It's about time." My second reaction was, "I hope they did it right." Let me explain. Xilinx, considered by many to be the market leader for FPGAs, had a hole in its lineup, at least in my eyes. For at least a couple of years, I asked the folks at Xilinx why they weren't making a serious run at ARM-based FPGAs.
I learned that it wasn't as simple as dropping the core into the company's library. There were It actually took some design issues that needed to be overcome to ensure that the ARM core could operate at its maximum efficiency. Those changes were put in place last fall, when Xilinx announced a technology agreement with ARM.
Essentially, the technology agreement revolved around changes made to the AMBA bus to keep the programmable logic tightly coupled with the processor core. Xilinx adopted ARM physical IP, and the two companies made a technical commitment to work together to define the AMBA 4 specification, which is the de-facto industry standard for on-chip communications on SoCs designed with an ARM core.
With that technology in place, it was clear where Xilinx was headed. However, there were a few details on which Xilinx remained mum. As of today at the Embedded Systems Conference Silicon Valley, that silence is broken and all questions are being answered. They're calling it their Extensible Processing Platform that takes advantage of ARM's dual-core Cortex-A9 MPCore processors, each running at up to 800 MHz. With the platform, designers can apply a combination of serial and parallel processing for applications that require high-speed access to real-time inputs, high-performance processing, and/or complex digital signal processing.
Thanks to the changes made in the architecture, a software-centric development flow is enabled by the processor-centric approach which presents a full processor system. This includes caches, memory controllers, and commonly used connectivity and I/O peripherals. It's built using Xilinx's high-performance, low-power 28-nanometer technology.
The high-bandwidth AMBA-AXI interconnects keep the programmable logic tightly coupled with the processor core. This architectural approach addresses common performance bottlenecks between these parallel and serial computing environments, memory, and I/O. It also gives the processor control of the programmable logic, including dynamic reconfiguration.
The architecture abstracts a lot of the hardware burden from software developers, who can now tap into the vast off-the-shelf open-source and commercially available software component libraries. Another key feature is the FPGA's ability to boot an operating system (OS) at reset.
Pricing and availability will be announced for products based on the Extensible Processing Platform architecture in early 2011.
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출처: http://www.embedded.com/products/integratedcircuits/224600510
2010년 4월 28일 수요일
묻지마식 무선랜 접속은 금물
해커 덫에 걸리기 십상...보안 10계명 생활화
2010년 04월 27일 (화) 18:26:27 / 장윤정 기자 linda@etnews.co.kr
▲ 무선랜은 접속이 손쉬운만큼 해킹, 개인정보유출, 분산서비스거부(DDoS) 공격 등 악의적인 공격의 표적이 되기 쉽다. 사진은 G밸리에 근무하는 직원들이 무선랜을 즐기는 모습.
‘수년전 H은행과 유사한 가짜 사이트를 통해 금융거래에 필요한 개인정보를 알아낸 뒤 12명으로부터 1억2000여만원을 가로챈 일당 3명이 구속된 바 있다. 당시 이들은 피싱 사이트 제작·설치부터 계좌에서 돈을 빼내는 모든 범행 과정에서 IP 추적이 어려운 무선랜을 이용했다.’
웬만한 대형 오피스 빌딩에 들어가면 무선랜 AP(Access Point)에 손쉽게 접속할 수 있고 공짜로 무선랜을 이용하는 등 무선랜 사용이 급속히 늘고 있다.
접속이 손쉬운 만큼 무선랜은 H은행 피싱 사이트 사고처럼 해킹·개인정보유출 (DDoS) 공격 등 악의적인 공격의 루트가 되기도 싶다.
방송통신위원회는 이러한 이유로 지난해 하반기 무선랜 공유에 대해 보안 문제를 이유로 AP에 암호와 패스워드 설정을 의무화하는 등 통신사업자와 사용자의 보안 의무를 강제화하는 법 제정 방안을 검토하기 위해 연구용역을 의뢰한 상황이다.
그러나 법 시행 여부를 떠나 사용자의 올바른 무선랜 사용이 금전 및 개인정보유출 사고를 막는 지름길이다.
커피숍·호텔 등 공공시설에 설치된 무선랜은 이용자 편의성을 우선하기 때문에 개인 ID 입력 등 이용자 확인만을 제공하고 암호설정을 하지 않는 경우가 많다. 암호 설정을 하지 않는 무선랜 환경에서는 개인정보 유출 등 피해의 우려가 있다.
특히, 인터넷뱅킹 등 민감한 애플리케이션 서비스는 사용하지 않는 것이 좋다. 자칫 개방된 무선 AP에 함부로 접속했다가 개인정보·금융정보 등의 불법 데이터 수집을 목적으로 피싱용 무선 AP를 설치하고 접속을 유도하는 해커들의 덫이 기다리고 있기 때문이다.
무선랜 사용자 인증과 암호화는 필수로 설정해야 하지만 무선 AP도 보안 관리해야한다. 무선 AP의 신호 세기를 줄여 필요 이상으로 넓은 범위까지 접속이 가능하도록 설정하지 않는 게 좋다. WPA-PSK 등 최신 암호기법을 이용해 노출되기 어려운 암호를 설정해야한다.
또한 무선 AP의 이름을 나타내는 SSID(Service Set IDentification)의 숨김 기능이 가능한지도 살펴봐야한다. SSID를 비공개로 하면 외부인이 무선공유기(AP) 존재유무를 확인할 수 없어, 무단 사용을 막을 수 있다.
그리고 무선AP를 사용하지 않는 시간에는 전원을 차단해 무단 접속을 막는 것도 중요하다. 외부 접속시 내 컴퓨터를 안전하게 보호하기 위해 운영체제에 기본 장착된 개인방화벽을 항상 켜둬야 한다.
스마트폰 사용시에도 무선랜 접속시 안전을 위해 스마트폰 백신 등을 설치해 악성코드, 바이러스 등을 진단치료해야 하고 블루투스는 사용시에만 활성화, 감염 위험을 낮춰야한다.
심종헌 유넷시스템 사장은 “스마트폰·인터넷 전화 등 무선랜 사용이 늘어감에 따라 안전하게 무선 인터넷을 이용하기 위해서는 사용자 스스로 무선 접속에 대한 관리가 필요하다”며 “해커에게 개인정보나 기업의 주요 데이터를 도난당하지 않기 위해서는 생활속에서 무선랜 사용 수칙을 제대로 지켜야 한다”고 말했다.
◇ 안전한 무선랜 사용 10계명
- 무선랜 사용자 인증과 암호화를 반드시 설정한다.
- 보안설정이 힘든 오래된 무선AP는 가능한 교체한다.
- 암호없는 무선랜 사용시에는 금융정보 등 주요정보 송수신은 삼간다.
- 와이파이 형태의 무선인터넷전화기 사용시 통신사업자가 제공하는 기본암호키를 반드시 변경, 설정한다.
- 무선AP의 전파 신호는 필요한 범위 내로 설정한다.
- AP의 이름을 나타내는 SSID를 숨기고 WPA-PSK 등 최신 암호화 기술을 사용해 공유기 무선 보안 관리를 철저히 해야 한다.
- 사용하지 않을 경우 AP의 전원을 차단한다.
- 무선랜 패스워드는 쉽게 추측하기 어려운 영문, 숫자의 조합으로 설정하며, 패스워드는 주기적으로 교체한다.
- 자신의 무선랜 접속계정이 다른 사람에게 노출되지 않도록 철저히 관리한다.
- 무선노트북의 개인방화벽을 설치, 항상 활성화시켜두어야하며 스마트폰에도 개인정보 유출을 방지하는 관리프로그램을 설정해둔다.
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2010년 4월 27일 화요일
Silego Technology Introduces GreenPAK: A Micro-FPGA with Programmable Analog
Earthtimes.org (Press Release)
Silego Technology Introduces GreenPAK: A Micro-FPGA with Programmable Analog
Posted on : 2010-04-26 | Author : Silego Technology, Inc.
News Category : PressRelease
SANTA CLARA, Calif. - (Business Wire) Silego Technology, Inc. announces the GreenPAK. GreenPAK is a 2x2 mm TDFN one-time programmable micro-FPGA with configurable analog components. GreenPAK (logic & analog) has been designed to operate as a stand alone IC capable of performing many 4-bit and 8-bit microcontroller applications or work in conjunction with Silego’s GreenCLK (timing) and GreenFET drivers (power sequencing) product lines to remove up to 25% of all components on larger computation and communication system boards.
GreenPAKs are configured with GreenPAK Designer 1.0 software and a USB-based GreenPAK programmer. The software is intuitive and its configuration requires no programming language or complier allowing a designer to configure, program, and test their custom GreenPAK in minutes.
GreenPAK, as a stand alone product, is targeted at many 4 and 8-bit microcontroller applications. The on-board finite state machine, logic, counters, delays, ADC, voltage reference, oscillator, and PWM allow for 1000’s of applications such as interface to sensors of all types, LED drivers, motor controllers, touch sensing, and over voltage protection.
GreenPAK is also the logic and mixed signal element of Silego’s Green product strategy for large computation and communication system boards. GreenPAKs remove power on resets, temperature sensor interface ICs, delay or timing related logic, glue logic, and power good circuits.
“Silego’s GreenPAK products are the first ICs that are able to cost effectively remove massive numbers of passive and simple active components from PCB designs improving reliability and reducing procurement issues while saving board area, power, and cost,” said John McDonald, Vice President of Marketing and Sales at Silego. “The success of the GreenPAK and its sibling, the GreenSAK product family, contributes to Silego’s vision of providing a comprehensive suite of ICs that clean up every PCB by reducing component count, simplifying design, and saving power and board space.”
Silego provides many options to learn about GreenPAK through live video web support 16 hour per day, training videos, software, or by scheduling one-on-one training session with a Silego application engineer to assist with GreenPAK development.
Prices and Availability
GreenPAK products are in volume production. Samples, datasheets and demonstration boards are available at www.silego.com. GreenPAK products are priced from $0.15 to $0.25 in moderate volume. Please contact Silego for ultra-high volume pricing.
About Silego
Silego Technology, Inc., founded in 2001, is recognized with the Deloitte Technology Fast 50 Rising Star ranking as one of the fastest growing technology companies in the Silicon Valley. Silego develops silicon solutions to reduce part count, power, and cost. Silego is the world’s largest notebook and netbook clock supplier and has numerous product lines that cover DDR3 register ICs, Consumer ICs, Notebook and Netbook ICs. Silego is headquartered in Santa Clara, California, with operations and design centers around the globe. Silego Technology is privately owned and backed by leading venture capital firms.
Silego Technology, Inc.
Tania Hryhorenko, 408-327-8800
Inside Sales Associate
taniah@silego.com
Press Release Print Source :
http://www.earthtimes.org/articles/show/silego-technology-introduces-greenpak-a-micro-fpga-with-programmable-analog,1266643.shtml
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Dust Networks Announces ARM Cortex-M3 Processor Based IEEE 802.15.4 SOC
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Dust Networks Announces ARM Cortex-M3 Processor Based IEEE 802.15.4 SOC
New benchmark for ultra-low power wireless sensor network performance
Hayward, CA, (April 26, 2010)--Dust Networks®, the leading supplier of wireless sensor networks (WSN), today announced that its new IEEE 802.15.4 products will include the powerful, low power ARM®Cortex™-M3 processor. Dust Networks' new family of system-on-chips (SoCs) will be the basis for a variety of upcoming standards-based WSN products, including IEC 62591 (WirelessHART™), 6LOWPAN (IP), and Zigbee ®PRO products that will provide unprecedented low power consumption while delivering a compelling set of energy saving, high performance features including:
- A 32-bit ARM Cortex M3 processor and rich interfaces enable a powerful computing platform while conserving power.
- The world's lowest power IEEE 802.15.4 radio: a new benchmark is set, with a mere 3 mA transmit at 0 dBm and 3 mA receive current, delivering 5-10 times the battery life of competing technologies, and further expanding the applicability of energy harvesting power sources.
- Extended range capabilities, with up to 8 dBm output power on-chip PA and an optional external power amplifier.
- The industry's first IEEE 802.15.4E-ready product, incorporating the emerging standard for time synchronization and channel hopping, while providing legacy support for 802.15.4-2006.
"Our new SoCs are geared to deliver the highest performance while running at a fraction of the power of competing silicon," said Dr. Kris Pister, Chief Technologist at Dust Networks. "In selecting the ARM Cortex-M3 processor for our SoC, we did not have to trade-off performance for power. Dust Networks new IEEE 802.15.4 SoCs will require less than one-tenth of the energy per operation of comparable SoCs."
The level of systems integration in the SoCs is very high, including on-chip power amplifier, DC-to-DC converter, 10 bit ADC and a built in temperature sensor. With configurations up to 512kB of flash and 72kB of RAM, these SoCs will have both the highest computational horsepower of any 802.15.4 chip on the market, and the lowest power consumption. In doze mode, with full processor state and RAM retention, current consumption is under 1uA.
"Dust Networks' adoption of the ARM Cortex architecture is a clear demonstration of the growing support for ARM Cortex-M3 processor-based for low-power applications " said Eric Schorn, VP marketing, Processor Division, ARM. "The ARM Cortex-M3 CPU is ideal for battery operated or energy harvesting designs where performance really matters and the feature-filled Dust SoC is a powerful example of what can be done with a 'green' approach to SoC design, in applications where every nanoamp counts. "
"Low power radios such as IEEE 802.15.4 and wireless mesh networking, epitomized by Dust Networks' TSMP protocol and its "Smart Dust" roots, have transformed the industrial wireless sensor network landscape" said Mareca Hatler, ON World research director. "With the introduction of ultra low power versions of SmartMesh IP (6LoWPAN) systems and ZigBee products, Dust Networks will expand the growing number of "Smart World" applications that span Smart Buildings, Cities, Government and Homes."
About Dust Networks
Dust Networks, the leader in standards-based intelligent wireless sensor networking (WSN), provides ultra low-power, highly reliable systems to OEMs. Dust Networks wireless technology enables unprecedented access to information from the physical world, in markets that range from industrial monitoring and control to emerging markets such as the Smart Grid, Smart Cities and Smart Buildings. Dust Networks' embedded products combine extremely low-power RF System-on-Chip (SoC) technology with revolutionary wireless networking capabilities, providing OEMs with a full range of standards-based WSN solutions that are flexible and easy to integrate. Dust Networks partners with industry and standards groups such as the HART Communication Foundation, IEEE, IETF, IPSO, ISA, SunSpec Alliance and the Zigbee Alliance to ensure the broad adoption of interoperable wireless sensor networking products.
About ARM:
ARM designs the technology that lies at the heart of advanced digital products, from wireless, networking and consumer entertainment solutions to imaging, automotive, security and storage devices. ARM's comprehensive product offering includes 32-bit RISC microprocessors, graphics processors, video engines, enabling software, cell libraries, embedded memories, high-speed connectivity products, peripherals and development tools. Combined with comprehensive design services, training, support and maintenance, and the company's broad Partner community, they provide a total system solution that offers a fast, reliable path to market for leading electronics companies. More information on ARM is available at http://www.arm.com
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출처: http://www.design-reuse.com/news/23242/arm-cortex-m3-processor-ieee-802-15-4-soc.html
2010년 4월 22일 목요일
Timing Closure on FPGAs
April 22, 2010
Sleep peacefully at night knowing that your design is in tip-top shape
By Nelson Lau, Spirent Communications
Have you ever written code that behaves correctly under a simulator only to have intermittent failures in the field? Or maybe your code no longer functions properly when you compile with a newer version of your tool chain. You review your test bench and verify 100 percent complete test coverage and that all tests have passed with no errors--yet the problem stubbornly remains.
While designers understandably place great emphasis on coding and simulation, they often have only a nodding acquaintance with the internal workings of the silicon within an FPGA. As a result, incorrect logic synthesis and timing problems, rather than logic errors, are the cause of most logic failures.
But writing FPGA code that creates predictable, reliable logic is simple if designers take the right steps.
In FPGA design, logic synthesis and related timing closure occur during compilation. And many things, including I/O cell structure, asynchronous logic and timing constraints, can have a big impact on the compilation process, varying results with each pass through the tool chain. Let's take a closer look at ways to eliminate these variances to better and more quickly achieve timing closure.
The I/O Cell Structure
All FPGAs have I/O pins that can be highly customized. The customization affects timing, drive strength, termination and many other factors. When your I/O cell structure is not clearly defined, your tool chain will often use a default that may or may not be what you want. In the VHDL code below, the intent is to create a bidirectional I/O buffer named sda using the declaration "sda: inout std_logic;".
When the synthesis tool sees this block of code, there is no clear directive on how to implement the bidirectional buffer. As a result, the tool will take a best guess.
One way to accomplish the task would be to use a bidirectional buffer on the I/O ring of the FPGA (indeed, this is the desired implementation). Another option would be a tristate output buffer and input buffer, both implemented in lookup table (LUT) logic. A final possibility would be to use a tristate output buffer on the I/O ring along with an input buffer in an LUT—and this is the option that most synthesizers will choose. All three methods yield valid logic, but the last two implementations result in additional routing delays when the signal moves between the I/O pin and the LUT. They also require additional timing constraints to ensure timing closure. FPGA Editor clearly shows in Figure 1 that our bidirectional I/O has portions scattered outside the I/O buffer.
Click on image to enlarge.
The lesson? Don't let your synthesis tool guess how to implement critical sections of your code. Even if the synthesized logic happens to be what you want, it may change when the synthesis tool goes through a new revision. Clearly define your I/O logic and any critical logic. The following VHDL code shows how to implicitly define the I/O buffer using the Xilinx primitive IOBUF. Also note that all electrical properties of the buffer are likewise clearly defined.
In Figure 2, FPGA Editor clearly shows that our bidirectional I/O has been implemented entirely within the I/O buffer.
Click on image to enlarge.
Trials of Asynchronous Logic
Asynchronous code results in logic that is difficult to constrain, simulate and debug. Errors from asynchronous logic are often intermittent and nearly impossible to replicate. It's also not possible to generate a test bench to find errors due to asynchronous logic.
While asynchronous logic may seem easy to spot, in fact it often goes undetected, so designers must be aware of the many ways that asynchronous logic lurks in our designs. All clocked logic requires a minimum setup-and-hold time, and this also applies to the reset input of flip-flops. The code below uses an asynchronous reset. Here, there is no possible way to apply timing constraints to meet the setup-and-hold time requirements of the flip-flop.
The next listing uses a synchronous reset. However, the reset signal for most systems may be a pushbutton switch or some other source that is not related to the system clock. Although reset is mostly static, and asserted or deasserted for long periods, there is still a change in level. It is the deassertion of reset, relative to the rising edge of the system clock, that can violate the setup-time requirements of a flip-flop, and there is no way to constrain this.
Once we realize that we can't directly feed an asynchronous signal into our synchronous logic, the problem becomes easy to fix. The code below creates a new reset called sys_reset that has been synchronized to our system clock sys_clk. When sampling asynchronous logic, metastability issues can arise. We can reduce the chance of its occurrence by using a laddered sample that is ANDed with the previous stages of the ladder.
So, let's assume you've taken care to make all your logic synchronous. Nevertheless, if you're not careful, your logic can easily become decoupled from the system clock. Don't let your tool chain use local routing resources for your system clock. Doing so will make your logic impossible to constrain. Remember to clearly define all your important logic.
The VHDL code below uses the Xilinx primitive BUFG to force sys_clk onto a dedicated high-fan-out buffer that drives low-skew nets.
Some designs use a divided version of their single master clock to process deserialized data. The VHDL code below, process nibble_proc, shows an example of data being captured at one-quarter of the system clock rate.
It looks like everything is synchronous, but the nibble_proc uses a product term divide_by_4 to sample nibble_wide_data from clock domain sys_clk_bufg. Due to routing delays, there is no well-defined phase relationship between divde_by_4 and sys_clk_bufg. Moving divide_by_4 onto a BUFG will not help either, as the process incurs a routing delay. The solution is to keep nibble_proc on the sys_clk_bufg domain and use divide_by_4 as a qualifier, as shown below.
Importance of Timing Constraints
Applying the proper timing constraints is a necessity if you want your logic to perform properly. If you've taken care to ensure that 100 percent of your code is synchronous and all I/Os are registered, those steps will greatly simplify timing closure. Using the above code and assuming that the system clock is 100 MHz, the timing constraint file is easily done in four lines, as shown below.
Note that setup-and-hold times for I/O registered logic on Xilinx FPGAs are pretty much fixed and don't change much within a package. But we still apply them, mainly as a verification step to ensure that the design meets its system parameters.
Three Easy Steps
Designers will find that it's not hard to implement reliable code if they follow three simple steps.
- Don't let your synthesis tool guess at what you want. Use Xilinx primitives to clearly define all I/O pins and critical logic. Be sure to define the electrical properties of your I/O pins.
- Make your logic 100 percent synchronous and reference all logic to your master clock domain.
- Apply timing constraints to ensure timing closure.
If you follow these three steps, you will have removed variances due to synthesis and timing. Abolishing those two significant obstacles will give you code that works with 100 percent reliability.
This article was originally printed in Xcell Journal and reprinted here with the permission of Xilinx Inc. and Spirent Communications.
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2010년 4월 2일 금요일
The ISM Revolution: The Next Big Thing
February 09, 2009
By Iboun Taimiya Sylla, Texas Instruments
Editor's Note: This is the first part of a planned three-part series of articles from Iboun Taimiya Sylla. The second part is called: To ZigBee or Not to ZigBee? Factors to consider when selecting ZigBee Technology .
Imagine a farmer in the American Midwest facing the challenges of tracking the temperatures of 1000 head of cattle daily in order to prevent some animal diseases such as foot and mouth disease from decimating his herd. With wireless technology, such challenges can be easily overcome by simply attaching a temperature sensor equipped with a wireless transmitter on each cow, transmitting its reading to a main terminal. Such a method helps save time and the costs of dispatching crews for frequent and more often than not, unnecessary measurements. This illustrates the level of penetration of the low-power wireless devices operating in the ISM frequency band into everyday life (security, medical, industrial, agricultural, etc.). This penetration is being driven by three main factors:
- The desire to get rid of hardwired communications that are otherwise required for transmitting data over a long range.
- The allocation of the Industrial Scientific & Medical (ISM) frequency band by the regulatory bodies of various countries.
- The emergence of different wireless standards to offer interoperability in the ISM band.
Eliminating Wire Wherever and Whenever Possible
For a long time, hardwired communication has been the most reliable way of transmitting or receiving information between two points. Wired communication systems have been able to provide reliable transmission media as well as high speed along with a long life. While presenting many qualities, the wired solution presents limitations that tend to make it obsolete in favor of wireless technologies. Among these limitations are:
- Geographic: Depending on geography and terrain, wire becomes very challenging to install, especially in rural mountainous areas.
- Economic: The cost of the wired system is proportionally related to the length of wire required as in some cases repeaters are needed to compensate for the loss of signal strength. This implies that more cable translates into more costly solution.
- Comfort: When looking at today's consumer desires, dragging wire across certain places is highly undesirable. Therefore, wire systems are being considered as the last choice for consumers.
These three main limitations of wire transmissions explain the momentum gained by the wireless technology.
The Industrial Scientific & Medical (ISM) Band
The ISM band is a general purpose part of the radio spectrum that can be used without a license. The only requirement for developing products in the ISM band is compliance with rules governing this part of the frequency spectrum. These rules vary from country to country. In the US, the Federal Communication Commission (FCC) defines these rules, whereas ETSI is the governing body in Europe. Table 1 illustrated how FCC and ETSI have categorized devices functioning in the ISM band.
Table: 1 FCC and ETSI device Classifications
Systems designed in the ISM band are characterized by their low-power and low data rates. However, in recent years, data rates have been increasingly higher, challenging the designation of low data rates. Mostly used ISM bands are the 2.4GHz band and the sub-1GHz bands. Because of the cluttering in the 2.4GHz bands, some activities have been seen in the 5GHz band, but they remain very limited because of achievable range concerns. While the 2.4GHz is universal, the sub-1GHz bands allocated to the low-power wireless application vary from country to country. In the United States the most popular band remaining is the 902 " 928MHz band, whereas in Europe most activities are in the 868MHz. Understanding the fundamental differences between the 2.4GHz and the sub-1GHz band is an important factor when developing products in the ISM band.
The 2.4GHz band is recommended when interoperability with other systems is required as well as operation in different geographical spaces is a key target. Designing in the 2.4GHz presents two main challenges:
- Numerous wireless systems such as Bluetooth, Wi-Fi, 802.15.4, Zigbee and Microwave ovens operate in this band. Therefore, high interference levels pose a formidable challenge. The presence of these interference sources requires high frequency selectivity devices to ensure a good wireless link quality. Another efficient way to counter interference is to use techniques such as frequency hopping spread spectrum (FHSS) and direct sequence spread spectrum (DSSS) that provide more significant noise immunities.
- The second challenge of choosing the 2.4GHz lies in its achievable range. The 2.4GHz frequency tends to be absorbed more readily by the environment and surrounding objects, limiting the range. The rule of thumb is doubling the frequency of operation reduces the range by one half. It is worth noting that the range limitation can be overcome with the use of an external power amplifier (PA).
Choosing to design in the sub-1GHz band helps solve some of the issues faced in the 2.4GHz band; however, the sub-1GHz has its own limitations such as:
- The duty cycle in this band is restricted.
- Impossibility of achieving interoperability with other systems.
- Geographical limitation in the operation, for example: a wireless meter designed in the 902 " 928 MHz band for the US will not be able to operate in Europe.
Different Standards in the ISM Band
The last few years have witnessed the emergence of several wireless standards operating in the ISM band. These standards, along with proprietary solutions provide huge opportunities for developing a wide range of wireless products. These standards differ from each other by their data rates, communication ranges, application domains, as well as the modulation techniques used. Figure 1 illustrates the range versus data rate of several wireless standards.
1. Wireless Standard Operating in the ISM Band
Among the wireless standards cited on Figure 1, Bluetooth, Wi-Fi, Zigbee and IEEE 802.15.4 can be considered as the most prominent today. Most of these standards are operating in the 2.4GHz band.
- Bluetooth: This technology is based on the IEEE 802.15.1 standard. It is a wireless technology that enables devices to communicate in the 2.400 " 2.4835 GHz band. Bluetooth allows devices such as mobile phones, PDAs, printers, laptops and headsets to exchange data. It uses the Gaussian frequency shift keying (GFSK) type of modulation along with frequency hopping spread spectrum (FHSS). Three output power levels are available in the Bluetooth standards. Classes 1, 2 and 3 devices deliver 20dBm, 4dBm and 0dBm of output powers respectively. Recently, another variant of Bluetooth called Bluetooth Low Energy has been introduced by the Bluetooth SIG. Bluetooth Low Energy targets data exchange using lower power consumption than the earlier Bluetooth versions.
- Wi-Fi: As of today it represents the most prominent technology for wireless connectivity for computers and internet. Wi-Fi technology integrates most personal computers, PDA and other devices such as gaming and portable audio devices. Wi-Fi term is applicable to wireless devices that utilize the suite of IEEE 802.11 standard. Excepted 802.11b, WI-FI standard operates in the 2.4GHz band (2.4GHz " 2.4835GHz) and use FHSS and DSSS techniques. One area of concern of the 802.11 technology is the security of the network, as WLAN network can be penetrated by a third party.
- IEEE 802.15.4: Compared with Bluetooth and WI-FI/802.11, IEEE 802.15.4 targets low data rate application within the 868MHz, 915MHz and 2.4GHz bands. The number of channels and the data rates used in this standard vary with the chosen frequency band. The most popular frequency band is the 2.4GHz with 20 available channels with a maximum data rate of 250kbps. The primary target application of this standard is home automation, remote metering, gaming and wireless sensors networks. One key feature of the IEEE 802.15.4 standard is its low-power consumption ability, providing a long battery life (10 to 20 years).
- Zigbee: Built on top of the IEEE 802.15.4 PHY layer, Zigbee is a standard that utilizes the 802.15.4 standard. The 2.4GHz band remains the most used frequency band for Zigbee. To resolve the range and interference issue faced in the 2.4GHz, some companies are exploring the design of 915MHz Zigbee products. Unlike IEEE 802.15.4, Zigbee allows full mesh network. The announcement by utility companies of the deployment of several millions of Zigbee-based electric and gas meters has built a tremendous momentum for Zigbee and its smart metering applications.
In addition to the wireless standards presented above, the wireless industry is experiencing the emergence of several new standards that are in early development stages. On the other hand, many applications still remain proprietary as companies are concerned about compatibility with legacy products.
The world is experiencing a wireless revolution that is democratizing this very practical technology. Its use in all segments of life is not without problems for governing regulatory bodies that are at the center of more solicitations to make new frequency bands available. A careful and well thought out frequency spectrum management is required.
The second challenge highlighted by this revolution is the need of inventing new techniques to handle more interferers resulting from the crowdedness of the frequency spectrum.
About the Author
Iboun Taimiya Sylla manages business development for Low-Power RF products at Texas Instruments. Prior to his current position, Iboun was a Sr. RF Design Engineer. Iboun received his Bachelor in Telecommunication Engineering at ESPT, University of Tunis, Tunisia). He received his Master and Ph.D in Electrical Engineering from Ecole Polytechnique de Montreal, University of Montreal, Canada. He also holds a Master's in Business Administration with focus on Corporate Finance and Strategic Leadership from the University of Dallas, Texas.
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출처: http://www.rfdesignline.com/showArticle.jhtml;?articleID=213000535
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